本发明专利技术提供一种即使在外部未识别并行接口的尾数模式也能在外部正确地转换尾数模式的半导体器件。上述半导体器件具有转换电路和第１寄存器。上述转换电路在将与外部的并行接口用作大尾数法或小尾数法之间进行转换。第１寄存器保存上述转换电路的控制数据。在对上述第１寄存器供给即使其高位和低位比特位置调换、特定的比特位置的值中也没有变化的第１预定的控制信息时，上述转换电路将上述并行接口看作是小尾数法，在对上述第１寄存器供给即使其高位和低位比特位置调换、特定的比特位置的值中也没有变化的第２预定的控制信息时，上述转换电路将上述并行接口看作是大尾数法。无论上述尾数设定状态如何，都可正确地输入上述控制信息而不受上述尾数设定状态的影响。
【技术实现步骤摘要】
本专利技术涉及用于在将并行接口用作大尾数法或小尾数法之间进行转换的技术。更具体地说，本专利技术涉及用作诸如传送从设备的外围设备的半导体器件以及具有诸如传送主设备的主机设备和诸如传送从设备的外围设备的数据处理系统。
技术介绍
在主机设备与外围设备之间(即在传送主设备与传送从设备之间或在总线主设备与总线从设备之间)实现并行接口的情况下，在待传送的数据的传送单位超过数据总线的并行比特的数目(总线宽度)时，必须分成多次来传送上述数据。在该情况下，传送模式具有大尾数模式和小尾数模式。在大尾数模式中，按数据的高位字节和低位字节的顺序来传送。在小尾数模式中，按数据的低位字节和高位字节的顺序来传送。因而，上述传送模式必须在上述主机设备与上述外围设备之间一致。如果上述主机设备用上述大尾数模式传送数据而上述外围设备用上述小尾数模式接收数据，则由上述外围设备接收的上述数据的高位字节和低位字节与上述主机设备传送的数据的高位字节和低位字节就颠倒了。一般来说，诸如外围设备的半导体器件可利用外部端子的上拉(pull-up)或下拉(pull-down)在大尾数法与小尾数法之间转换。但是，这需要用于尾数转换的附加的模式端子。在专利文献1中公开了一种用于尾数的自动转换的技术。按照该技术，提供保存进行尾数转换的地址值的尾数转换信息部分和通过比较地址值来自动地判定是否进行尾数转换的判定部分，以便能自动地执行尾数转换。专利文献1特开平8-305628号公报但是，在上述的用于尾数的自动转换的技术中，作为前提，诸如传送主设备和总线主设备的主机设备必须预先识别诸如传送从设备和总线从设备的外围设备的尾数。否则，在上述外围设备中不能正确地接收用于尾数转换的信息本身。因此，就产生了上述主机设备必须与上述外围设备的尾数一致地进行传送动作的情况。这意味着上述外围设备规定上述主机设备的动作，成为系统设计的负担。
技术实现思路
本专利技术的一个目的在于提供一种即使在外部未识别并行接口的尾数也能在外部正确地转换尾数的半导体器件。本专利技术的另一个目的在于提供一种即使主机设备未识别外围设备的尾数也能使上述外围设备的尾数与上述主机设备的尾数一致的数据处理系统。根据本说明书和附图的描述，本专利技术的上述的目的、其它的目的和新颖的特征就变得明白。以下将简要地描述本申请中公开的典型的专利技术。〔1〕与本专利技术有关的半导体器件1具有转换电路36和第1寄存器10。上述转换电路在将与外部的并行接口用作大尾数法或小尾数法之间进行转换。第1寄存器保存上述转换电路的控制数据(CMDDL，CMDDB)。在对上述第1寄存器供给即使其高位和低位比特位置调换、特定的比特位置的值中也没有变化的第1预定的控制信息(CMDDL)时，上述转换电路将上述并行接口看作是小尾数法。相反，在对上述第1寄存器供给即使其高位和低位比特位置调换、特定的比特位置的值中也没有变化的第2预定的控制信息(CMDDB)时，上述转换电路将上述并行接口看作是大尾数法。由此，无论上述半导体器件的尾数设定状态如何，都可正确地输入上述控制信息而不受上述尾数设定状态的影响。因而，即使在外部未识别上述并行接口的尾数模式，也能在外部正确地转换尾数模式。作为本专利技术的一个具体的形态，上述半导体器件具有用于选择上述第1寄存器的选择电路12。在供给即使其高位和低位比特位置调换、特定的比特位置的值中也没有变化的预定的选择信息(CMDAS)时，上述选择电路选择上述第1寄存器以便输入上述控制数据。如上述控制信息那样，可正确地接收上述选择信息而不受上述尾数设定状态的影响。作为本专利技术的另一个具体的形态，上述半导体器件具有用于保存上述选择信息的第2寄存器35。在对上述第2寄存器供给即使其高位和低位比特位置调换、特定的比特位置的值中也没有变化的预定的选择信息时，上述选择电路选择上述第1寄存器。作为本专利技术的另一个具体的形态，即使其高位和低位比特位置调换、特定的比特位置的值中也没有变化的信息是高位比特与低位比特的值互相一致的信息。在16比特数据的情况下，选择信息是h0606，第1控制信息是h0101，第2控制信息是h0000。上述符号h表示后面的数字是十六进制。作为本专利技术的另一个具体的形态，上述半导体器件具有用于与上述选择信息和上述控制数据之间的上述并行接口的多个外部端子(DB7-0)。从上述外部端子使用预定的信息包顺序地输入上述选择信息和上述控制数据。〔2〕按照另一个方面的半导体器件具有第1寄存器10、第2寄存器35、选择电路12和转换电路36。上述第1寄存器保存用于将与外部的并行接口控制为大尾数法或小尾数法的控制数据。上述第2寄存器保存用于选择上述控制寄存器的选择信息(CMDAS)。上述选择电路在对上述第2寄存器供给高位比特和低位比特的值互相一致的预定的选择信息(CMDDL)时选择上述第1寄存器。上述转换电路在对由上述选择电路选择的上述第1寄存器供给高位比特和低位比特的值互相一致的第1预定的选择信息时，将上述并行接口看作是小尾数法。相反，在对由上述选择电路选择的上述第1寄存器供给高位比特和低位比特的值互相一致的第2预定的选择信息(CMDDB)时，将上述并行接口看作是大尾数法。由此，无论上述半导体器件的尾数设定状态如何，都可正确地接收控制信息和选择信息而不受上述尾数设定状态的影响。因而，即使在外部未识别上述并行接口的尾数模式，也能在外部正确地转换尾数模式。作为本专利技术的另一个具体的形态，上述半导体器件具有用于与上述选择信息和上述控制数据之间的上述并行接口的多个外部端子(DB7-0)。从上述外部端子使用预定的信息包顺序地输入上述选择信息和上述控制数据。作为本专利技术的另一个具体的形态，上述选择信息是从外部供给的第1指令地址信息，上述第1控制信息是与上述第1指令地址信息一起从外部供给的第1指令，上述第2控制信息是与上述第1指令地址信息一起从外部供给的第2指令。作为本专利技术的另一个具体的形态，上述半导体器件具有按照与上述第2指令地址信息一起从外部供给的第3指令进行数据处理的数据处理部分。上述数据处理部分具有显示存储器14和用于按照在上述显示存储器中存储的显示数据驱动显示器的显示电极的驱动电路20和25。这样的半导体器件是在一个半导体基片上形成控制液晶显示器的显示和驱动的液晶驱动控制器件。〔3〕按照本专利技术的数据处理系统具有主机设备30和45以及经多条信号线连接到上述主机设备上的外围设备1。上述外围设备具有第1寄存器，保存用于利用上述多条信号线来将并行接口控制为大尾数法或小尾数法的控制数据；以及第2寄存器，保存用于选择上述控制寄存器的选择信息。在选择上述第1寄存器时，上述主机设备向上述第2寄存器输出高位比特和低位比特的值互相一致的选择信息。在将上述外围设备的上述并行接口看作是小尾数法时，上述主机设备向上述所选择的第1寄存器输出高位比特和低位比特的值互相一致的第1预定信息。由此，即使在未识别上述外围设备的尾数模式时，上述主机设备也能使上述外围设备的尾数模式与其本身的尾数模式一致。在按照本专利技术的另一个数据处理系统中，在将上述外围设备的上述并行接口看作是大尾数法时，上述主机设备向上述所选择的第1寄存器输出高位比特和低位比特的值互相一致的第2预定的信息。由此，即使在未识别上述外围设备的尾数模式时，上述本文档来自技高网...
【技术保护点】
一种半导体器件，其特征在于：具有：转换电路，在将与外部的并行接口用作大尾数法或小尾数法之间进行转换；以及第１寄存器，保存上述转换电路的控制数据，其中，在对上述第１寄存器供给即使其高位和低位比特位置调换、特定的 比特位置的值中也没有变化的第１预定的控制信息时，上述转换电路将上述并行接口看作是小尾数法，在对上述第１寄存器供给即使其高位和低位比特位置调换、特定的比特位置的值中也没有变化的第２预定的控制信息时，上述转换电路将上述并行接口看作是大尾数法。
【技术特征摘要】
JP 2005-6-1 2005-1609011.一种半导体器件，其特征在于具有转换电路，在将与外部的并行接口用作大尾数法或小尾数法之间进行转换；以及第1寄存器，保存上述转换电路的控制数据，其中，在对上述第1寄存器供给即使其高位和低位比特位置调换、特定的比特位置的值中也没有变化的第1预定的控制信息时，上述转换电路将上述并行接口看作是小尾数法，在对上述第1寄存器供给即使其高位和低位比特位置调换、特定的比特位置的值中也没有变化的第2预定的控制信息时，上述转换电路将上述并行接口看作是大尾数法。2.如权利要求1中所述的半导体器件，其特征在于具有用于选择上述第1寄存器的选择电路，其中，在供给即使其高位和低位比特位置调换、特定的比特位置的值中也没有变化的预定的选择信息时，上述选择电路选择上述第1寄存器以便输入上述控制数据。3.如权利要求2中所述的半导体器件，其特征在于具有用于保存上述选择信息的第2寄存器，其中，在对上述第2寄存器供给即使其高位和低位比特位置调换、特定的比特位置的值中也没有变化的预定的选择信息时，上述选择电路选择上述第1寄存器。4.如权利要求1至3的任一项中所述的半导体器件，其特征在于即使其高位和低位比特位置调换、特定的比特位置的值中也没有变化的信息是高位比特与低位比特的值互相一致的信息。5.如权利要求4中所述的半导体器件，其特征在于具有用于与上述选择信息和上述控制数据之间的上述并行接口的多个外部端子。6.一种半导体器件，其特征在于，具有第1寄存器，保存用于将与外部的并行接口控制为大尾数法或小尾数法的控制数据；第2寄存器，保存用于选择上述控制寄存器的选择信息；选择电路，在对上述第2寄存器供给高位比特和低位比特的值互相一致的预定的选择信息时选择上述第1寄存器；以及转换电路，在对由上述选择电路选择的上述第1寄存器供给高位比特和低位比特的值互相一致的第1预定的选择信息时，将上述并行接口看作是小尾数法，在对由上述选择电路选择的上述第1寄存器供给高位比特和低位比特的值互相一致的第2预定的选择信息时，将上述并行接口看作是大尾数法。7.如权利要求6中所述的半导体器件，其特征在于具有用于与上述选择信息和上述控制数据之间的上述并行接口的多个外部端子。8.如权利要求6或7中所述的半导体器件，其特征在于上述选择信息是从外部供给的第1指令地址信息，上述第1控制信息是与上述第1指令地址信息一起从外部供给的第1指令，上述第2控制信息是与上述第1指令地址信息一起从外部供给的第2指令。9.如权利要求8中所述的...
【专利技术属性】
技术研发人员：坂卷五郎，东优里，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]
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