MLVDS high-speed serial communication device in mechanical arm system and communication control method thereof, which relates to the technical field of high speed serial communication. It is in order to overcome the communication rate of communication between upper computer and lower computer of existing manipulator is too low, leading to the existence of gravity lower computer data from the host computer can quickly update the joint angle of the expected value, velocity and acceleration values and the joint bearing problem. The main M - LVDS driver transceiver (2-2) and the serial communication terminal of the M - LVDS drive transceiver (3-1) are sequentially connected to the serial bus (4). The method includes steps: each node (3) reads the address data, own standby, real-time receiving serial bus (4) transmit data, the master node (2) standby, the master node (2) for the period T interrupt to send data, receive data points (3), cyclic redundancy check. The invention can achieve the transmission speed of 500Mbps (million bytes per second), and the data transmission rate is set to 25Mbps in practical application, so that the requirement of the real-time control of the mechanical arm is satisfied.
【技术实现步骤摘要】
本专利技术涉及的是高速串行通信的
技术背景HIT四自由度可折叠机器人系统由机械臂和末端HIT-DLR灵巧手组 成,整体重量约为25kg,伸直状态高度约为1.3m。机械臂共有四个旋转关 节,每个关节的设计采用大中心孔永磁无刷直流电机进行驱动,通过160:1 的谐波减速器实现大力矩输出。系统内所有走线均从中心孔穿过,结构紧 凑,并避免关节内产生绕线现象。通过此机器人,可以代替人在危险、恶 劣的环境下完成普通装置所不能完成的复杂操作任务,将在恶劣的空间环 境、危险的核工业环境和高级服务机器人等领域发挥重要作用。在机械手电气设计上采用上下位机结构下位机由四个关节和灵巧手 组成,控制电路集成在关节和灵巧手内部,其微处理器均采用FPGA;上位 机电路设计通过PCI总线集成在主计算机中,其微处理器使用DSP/FPGA, 其中FPGA主要实现数据的收发功能,是系统总线的重要组成部分。上下 位机采用两条高速串行总线,将机械臂和灵巧手分开通信,以实现实时高 精度的宏微协调操作,其中灵巧手采用点对点PPSeCo通信(专利号 200410013732.0)。另外,上位机DSP与主计算机实时通信,DSP接收主计 算机的操作信号,主计算机通过DSP反馈机械手的状态变量。对于上位机DSP、下位机FPGA只能进行定点运算,运算速度较慢且 内部微处理器资源有限,不利于实现系统运动学、动力学、轨迹规划和动 态补偿等运算。为了提高机器人系统动态性和稳定性,下位机应以最快的 速度从上位机更新关节角度期望值、速度值、加速度值和此时关节所承受 的重力。上海交通大学申请了 "基于通用串行 ...
【技术保护点】
机械臂系统中的M-LVDS高速串行通信装置,它由主节点(2)、多个分节点(3)、串行总线(4)、电阻RT1、电阻RT2组成;其特征在于主节点(2)由主FPGA逻辑器件(2-1)、主M-LVDS驱动收发器(2-2)组成;FPGA逻辑器件(2-1)的通信数据输入输出总线端连接上位机中的DSP数字信号处理器(1)的通信数据输入输出总线端FPGA逻辑器件(2-1)的M-LVDS数据控制输出输入总线端连接主M-LVDS驱动收发器(2-2)的数据控制输出输入总线端;每个分节点(3)都由M-LVDS驱动收发器(3-1)、FPGA逻辑器件(3-2)组成;M-LVDS驱动收发器(3-1)的数据控制输出输入总线端连接FPGA逻辑器件(3-2)的M-LVDS数据控制输出输入总线端,FPGA逻辑器件(3-2)的通信数据输入输出总线端为外部数据输入输出端;主节点(2)中的主M-LVDS驱动收发器(2-2)的串行通信端、每个分节点(3)中的M-LVDS驱动收发器(3-1)的串行通信端都依次连接在串行总线(4)上,串行总线(4)两端的两条线之间分别跨接有电阻RT1、电阻RT2。
【技术特征摘要】
【专利技术属性】
技术研发人员:黄剑斌,刘宏,谢宗武,金明河,孙奎,蒋再男,刘璐,熊根良,
申请(专利权)人:哈尔滨工业大学,
类型:发明
国别省市:93[中国|哈尔滨]
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