半导体结构及其制造方法技术

本发明专利技术涉及一种半导体结构及其制造方法，该制造方法包括：提供衬底；在衬底上方形成堆叠层，堆叠层包括核心存储区和台阶区，台阶区包括连接区和至少一个分区台阶区，连接区用于连接每个分区台阶区和核心存储区；形成初始掩模图案，初始掩模图案覆盖连接区和每个分区台阶区，并且初始掩模图案在每个分区台阶区中形成开口；在每个分区台阶区中形成以开口为中心向四周逐渐升高的初始台阶结构；以及将每个分区台阶区中的初始台阶结构划分为N个子台阶区，且处理N个子台阶区以形成N个子台阶结构，其中，N个子台阶结构在堆叠层的深度不同。根据本发明专利技术的制造方法可以在有限的晶圆面积上同时形成多层台阶结构，制程的复杂度低，节省成本。

【技术实现步骤摘要】
半导体结构及其制造方法
本专利技术涉及集成电路的制造领域，尤其涉及一种在分区台阶区中包括多个子台阶结构的半导体器件及其制造方法。
技术介绍
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储期间，通过将存储器单元三维地布置在衬底之上来提高集成度。在例如3DNAND闪存的三维存储器中，存储阵列可包括核心(Core)区和台阶(StaircaseStep)区。台阶区包括多层台阶，各个台阶用来从存储阵列中的控制栅极层引出接触部，从而使存储阵列连接到栅极控制线。然而随着3DNAND闪存层数的增加，从32到128层的产品制程中，形成台阶需要占用较大的晶圆面积，造成晶圆有效面积的浪费。
技术实现思路
本专利技术所要解决的技术问题是提供一种在分区台阶区中包括多个子台阶结构的半导体器件及其制造方法。本专利技术为解决上述技术问题而采用的技术方案是一种半导体结构的制造方法，包括：提供衬底；在所述衬底上方形成堆叠层，所述堆叠层包括核心存储区和台阶区，所述台阶区包括连接区和至少一个分区台阶区，所述连接区用于连接每个所本文档来自技高网...

【技术保护点】
1.一种半导体结构的制造方法，包括：/n提供衬底；/n在所述衬底上方形成堆叠层，所述堆叠层包括核心存储区和台阶区，所述台阶区包括连接区和至少一个分区台阶区，所述连接区用于连接每个所述分区台阶区和所述核心存储区；/n形成初始掩模图案，所述初始掩模图案覆盖所述连接区和每个所述分区台阶区，并且所述初始掩模图案在每个所述分区台阶区中形成开口；/n在每个所述分区台阶区中形成以所述开口为中心向四周逐渐升高的初始台阶结构；以及/n将每个所述分区台阶区中的所述初始台阶结构划分为N个子台阶区，且处理所述N个子台阶区以形成N个子台阶结构，其中，所述N个子台阶结构在所述堆叠层的深度不同。/n

【技术特征摘要】
1.一种半导体结构的制造方法，包括：
提供衬底；
在所述衬底上方形成堆叠层，所述堆叠层包括核心存储区和台阶区，所述台阶区包括连接区和至少一个分区台阶区，所述连接区用于连接每个所述分区台阶区和所述核心存储区；
形成初始掩模图案，所述初始掩模图案覆盖所述连接区和每个所述分区台阶区，并且所述初始掩模图案在每个所述分区台阶区中形成开口；
在每个所述分区台阶区中形成以所述开口为中心向四周逐渐升高的初始台阶结构；以及
将每个所述分区台阶区中的所述初始台阶结构划分为N个子台阶区，且处理所述N个子台阶区以形成N个子台阶结构，其中，所述N个子台阶结构在所述堆叠层的深度不同。


2.如权利要求1所述的制造方法，其特征在于，处理所述N个子台阶区以形成N个子台阶结构的步骤包括：
形成第一掩模图案，所述第一掩模图案覆盖所述连接区和所述N个子台阶区中的部分子台阶区，并暴露所述N个子台阶区中的其余子台阶区；以及
刻蚀暴露的子台阶区，使所述暴露的子台阶区下降第一预定层数。


3.如权利要求2所述的制造方法，其特征在于，处理所述N个子台阶区以形成N个子台阶结构的步骤还包括：
形成第二掩模图案，所述第二掩模图案覆盖所述连接区和所述N个子台阶区中的部分子台阶区，并暴露其余的子台阶区，其中，所述第二掩模图案覆盖的子台阶区与所述第一掩模图案覆盖的子台阶区有部分重叠；以及
刻蚀暴露的子台阶区，使所述暴露的子台阶区下降第二预定层数。


4.如权利要求3所述的制造方法，其特征在于，所述台阶区包括至少两个分区台阶区，处理每个分区台阶区中的所述N个子台阶区以在每个分区台阶区中形成N个子台阶结构的步骤还包括：
形成第三掩模图案，所述第三掩模图案覆盖所述连接区和所述至少两个分区台阶区中的部分分区台阶区，暴露其余的分区台阶区；以及
刻蚀暴露的分区台阶区，使所述暴露的分区台阶区下降第三预定层数。


5.如权利要求3所述...

【专利技术属性】
技术研发人员：赵祥辉，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42