半导体装置制造方法及图纸

本发明专利技术提供一种能测定无延迟量的正确的时间的半导体装置。存储器、逻辑电路混载ＬＳＩ（１０）形成测试用的输入输出路径，在存储器（１２）具有的存储器输入输出部（４８）中设置带测试功能的输入输出选择部（５２），使用在测试模式下直接供给的时钟信号ＴＣＬＫ（３４），有选择地取入一个与输入信号ＤＩ〈ｋ∶０〉、ＣＯＭ〈ｉ∶０〉、ＡＤＤ〈ｍ∶０〉和输出信号ＤＯ〈ｋ∶０〉分别对应的信号，输出该取入的信号，一边在未图示的外部引脚监视该输出，一边使时钟信号ＣＬＫ（６２）或输入信号ＤＩ〈ｋ∶０〉、ＣＯＭ〈ｉ∶０〉和ＡＤＤ〈ｍ∶１〉的上升沿时刻变化，对时钟信号ＴＣＬＫ（３４）相对地测定表示在存储器（１２）的刚刚输入之前和刚刚输出之后的位置产生了多少延迟、相移的延迟量。

【技术实现步骤摘要】

本专利技术涉及半导体装置，特别涉及对在同一半导体衬底上集成的混合搭载了同步型存储器和逻辑电路的LSI(大规模集成电路)中的内置存储器正确地测定例如建立/保持时间和存取时间的技术。
技术介绍
一般，混合搭载在半导体衬底上的存储器—逻辑电路LSI具有存储器、逻辑电路、外部信号切换电路和存储器—逻辑电路的接口(IF)信号切换电路。下面，说明这些构成要素的连接，在存储器与逻辑电路之间配设存储器—逻辑电路的IF信号切换电路。存储器—逻辑电路的IF信号切换电路输入由逻辑电路经输出总线供给的信号，并将输入的信号经输入总线向存储器输出。存储器—逻辑电路的IF信号切换电路输入由存储器经输出总线供给的信号，并将输入的信号经输入总线向逻辑电路输出。此外，在外部输入输出引脚和逻辑电路之间配设外部信号切换电路。外部信号切换电路输入从外部经输入总线供给的信号，并经输入总线向逻辑电路输出信号。外部信号切换电路输入从逻辑电路经输出总线供给的信号，并经输出总线向外部输入输出引脚输出输入的信号。存储器—逻辑电路LSI通过上述连接进行信号的交换。存储器—逻辑电路LSI对评估存储器的特性的存储器测试模式设置测试输入总线和测试输出总线，使得外部信号切换电路和存储器—逻辑电路的IF信号切换电路起测试接口电路的作用，该两总线不经过外部信号切换电路和存储器—逻辑电路的IF信号切换电路之间的逻辑电路，而直接作为内部数据传送路径使用。进而说明存储器的构成。存储器内部包含存储器输入输出部和存储器控制部，经过它们向同步型存储器输入输出数据。存储器输入输出部特别地对一个输入使用输入缓冲器、时序调整用的延迟和触发器电路，对一个输出使用输出缓冲器。时钟电路具有输入缓冲器和时钟驱动器，分别向对输入使用的触发器电路和对输出使用的输出缓冲器供给输入时钟信号和输出时钟信号。存储器—逻辑电路LSI使用这样的构成要素与内部数据传送路径连接，测定存储器的建立/保持时间和存取时间。存储器—逻辑电路LSI中的建立/保持时间和存取时间的测定用来测定包含对从输入输出引脚到存储器的外部信号切换电路和所谓直接输入输出总线的内部信号路径的延迟量的形状。此外，关于存储器的工作试验提出了几个具体的例子。为了提高内置存储器的工作试验的精度，专利文献1的半导体集成电路装置在同一芯片11上形成存储器4和逻辑电路12，根据从芯片11上的试验专用端子Ti输入的地址信号AD，进行存储器4的工作试验，存储器试验电路13根据从端子Ti输入的多位地址信号AD，在该地址信号AD输入存储器4的输入端口Pi之后，根据地址信号AD向存储器4输出具有规定的脉冲宽度的写入控制信号，由此，可以不受信号传送时间离散的影响，可以通过工作试验提高精度。专利文献2的混合搭载逻辑电路的存储器及其测试方法因通过减少测试模式切换时的迁移次数来提高测试效率和降低噪声，故具有通过逻辑电路2测试存储磁心12的通常工测试模式和从外部焊盘1不经逻辑电路2而输入信息直接测试存储器核心12的旁路测试模式，对逻辑电路2和存储磁心12的测试使用同一测试电路18，并利用MUX17选择来自模式寄存器16的测试选择信息TMADR1和分别由MUX4～6供给的测试选择信息TMADR2，再供给测试电路18，由此可以进行测试模式的设定和执行。此外，专利文献3的混合搭载逻辑电路的测试装置及测试方法为了改善因存储器测试时不是LSI的实际使用状态而在实际使用中引起不可预料的工作不良或因独立地进行存储器和逻辑电路部的测试而增加测试成本的状况，使存储器部1和逻辑电路2分离开施加测试信号，并且向逻辑电路2供给工作信号，使逻辑电路2根据测试者的意图工作，所以，可以成为接近实际使用的状态，通过同时进行存储器测试和扫描测试，可以缩短测试时间和降低测试成本。专利文献1特开平5-264675号公报专利文献2特开平11-174121号公报专利文献3特开2002-162444号公报简单说明评估上述存储器—逻辑电路LSI中的存储器特性的情况。在利用上述构成要素进行上述存取时间的测定中，时钟信号经由分别和外部输入引脚、外部信号切换电路、存储器—逻辑电路IF信号切换电路和存储器的输入缓冲器连接的引线供给。另一方面，存储器的输出数据经由分别连接存储器—逻辑电路IF信号切换电路、外部信号切换电路和外部输出引脚的引线供给。利用这样的引线，使实际的存取时间的测定变成测定从外部时钟信号的输入到外部数据输出的时间、即由上述电路和引线负载产生的延迟时间。此外，对于建立/保持时间的测定，输入信号也经由分别连接外部输入引脚、外部信号切换电路、存储器—逻辑电路IF信号切换电路和存储器的输入缓冲器的引线向存储器的触发器电路供给。这时，实际的建立/保持时间的测定变成测定包含因时钟用外部输入引脚和外部输入引脚的输入时间差、即时钟信号的传送路径和输入信号各自的传送路径的物理差引起的时滞的时间。这样的时间测定并不是准确的存储器特性的测定。进而，作为具体例子说明的专利文献1和3不像上述那样测定没有包含的延迟量的时间，而是探讨完全不同的课题。此外，专利文献2公开了旁路测试模式，但对于上述没有延迟量的时间测定，没有公开任何内容。
技术实现思路
本专利技术的目的在于提供一种半导体装置，能够消除上述现有技术的缺点，测定没有延迟量的准确的时间。为了解决上述问题，本专利技术是一种半导体装置，混合搭载了多个实现一方面功能和与该一方面功能不同的另一方面功能的单元，实现另一方面功能的单元配设在实现一方面功能的单元的前级，其特征在于该装置中，将从外部向该装置输入的信号和从该装置向外部输出的信号分别输入和输出，除了与该输入和输出对应实现各功能的通常模式之外，还具有对该装置中的输入信号和输出信号测定信号的特性的测试模式，形成通常模式下分别流过输入信号和输出信号的通常的输入输出路径、以及测试模式下绕过通常的输入输出路径而分别使输入信号和输出信号直接流过实现一方面功能的单元的测试用输入输出路径；包含切换单元，分别将输入信号和输出信号切换到通常输入输出路径和测试用输入输出路径；实现一方面功能的单元包含输入输出单元，分别输入输出流过通常和测试用的输入输出路径的输入信号和输出信号；该输入输出单元包含输入输出选择单元，使用在测试模式下直接供给的测试用时钟信号，有选择地取入分别与输入信号和输出信号对应的信号，并输出该取入的信号。本专利技术的半导体装置形成测试用输入输出路径，在实现一方面功能的单元具有的输入输出单元中设置输入输出选择单元，使用在测试模式下直接供给的测试用时钟信号，有选择地取入分别与输入信号和输出信号对应的信号，并输出该取入的信号，一边在外部引脚上监视该输出，一边使时钟信号或输入信号的上升时间变化，对测试用时钟信号相对地测定表示实现一方面功能的单元的刚刚输入之前和刚刚输出之后产生了由怎样的延迟引起的相移的延迟量，结果，通过从使用通常用的时钟信号测定得到的时间测定值减去使用测试用时钟信号得到的测定值的校正，可以准确地算出实现一方面功能的单元的信号特性，例如，存储器本身的建立/保持时间和存取时间。附图说明图1是表示作为本专利技术的半导体装置的实施例使用的存储器—逻辑电路混载LSI中的存储器输入输出部的概略构成的电路图。图2是表示使用了本专利技术的半导体装置的存储器-逻辑电本文档来自技高网...

【技术保护点】
一种半导体装置，混合搭载了多个实现一方面功能和与该一方面功能不同的另一方面功能的单元，实现上述另一方面功能的单元配设在实现一方面功能的单元的前级，其特征在于：该装置中，将从外部向该装置输入的信号和从该装置向外部输出的信号分别输入和输出，除了与该输入和输出对应实现各功能的通常模式之外，还具有对该装置中的上述输入信号和输出信号测定信号的特性的测试模式，形成在上述通常模式下分别流过上述输入信号和输出信号的通常的输入输出路径、以及在上述测试模式下绕过上述通常的输入输出路径而分别使上述输入信号和输出信号直接流过实现上述一方面功能的单元的测试用输入输出路径，包含：切换单元，分别将上述输入信号和输出信号切换到上述通常的输入输出路径和上述测试用输入输出路径，实现上述一方面功能的单元包含：输入输出单元，分别输入输出流过上述通常和上述测试用的输入输出路径的上述输入信号和输出信号，该输入输出单元包含：输入输出选择单元，使用在上述测试模式下直接供给的测试用时钟信号，有选择地取入分别与上述输入信号和输出信号对应的信号，输出该取入的信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：水桥比吕志，山本丰朗，
申请(专利权)人：冲电气工业株式会社，
类型：发明
国别省市：JP[日本]