在扫描测试电路设计中，在时钟树Ｔ的每个最后级元件１０１ｆ中，使由该最后级元件１０１ｆ所驱动的多个触发器电路互相串联（１０２ａ互相串联、１０２ｂ互相串联、１０２ｃ互相串联…），构成子扫描链。然后，使从时钟树Ｔ的时钟供给点Ｓ算起的相对级数差最小（即，级数差为一级）的子扫描链互相连接。在使子扫描链互相进一步连接的时候，按从时钟延迟大的触发器电路向时钟延迟小的触发器电路进行数据移入的顺序连接。因此，插入在移位寄存器的数据传输线中、用以保证扫描移位寄存器的移位工作中的保持时间的延迟元件的数量减少，能够控制功耗。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种大规模集成电路设计方法、大规模集成电路测试电路及大规模集成电路设计计算机辅助设计程序，详细来说，涉及一种在设计扫描测试电路时成为问题的、关于移位寄存器工作的保持时间的设计保证和控制了伴随于保持保证延迟元件的插入的电路面积的增加、功耗的增加及漏电流的增加的测试简单化设计技术。
技术介绍
到目前为止，关于测试简单化设计，进行扫描测试设计的情况是最一般的。根据图5说明该扫描测试设计。在图5中，进行寄存器转移电平(RTL)的设计后，以寄存器转移电平文件501作为输入数据进行逻辑综合计算机辅助设计程序502，生成门电平(gate level)的连线表(netlist)503。首先，利用扫描测试电路插入计算机辅助设计程序504，将构成该门电平电路503的一部分的触发器电路(以下，称为FF电路)置换为扫描FF电路。该扫描FF电路，具有通常数据输入端D和测试输入端DT作为输入端，构成为如下若设定为扫描移位模式，便选出从DT一侧的端子输入数据的形式；若设定为测试模式(非扫描移位模式)，便选出从D一侧的端子输入数据的形式。接着，所述扫描测试电路插入计算机辅助设计程序504，使扫描FF电路中的输出端NQ(或Q)和测试输入端DT串联。这样，串联的多个扫描FF电路就作为巨大的移位寄存器工作，生成插入扫描测试电路后的连线表505。在对电路进行测试的情况下，从外部端即扫描输入向所述扫描移位寄存器串行输入用自动测试模式生成(ATPG)程序所生成的检查用数据，将数据移入所述移位寄存器中后，切换为测试模式，实施通常的FF电路间数据传输。之后，再次进行移位寄存器工作，从外部端即扫描输出取出数据，再对该数据和期望值进行比较。这样来进行大规模集成电路的故障检查。在该现有的扫描测试设计中，扫描FF电路的DT输入端和Q输出端的连接是无规则的。就是说，设计上未特别指定从哪个FF电路向哪个FF电路进行数据移入。结果是，根据现有扫描设计得到的电路，具有例如图2所示的电路结构。在该图2的例子中，存在进行下述移位数据传输的部分，即从FF电路202a传输到FF电路202b中的移位数据传输和从FF电路202b通过FF电路202c传输到FF电路202d中、从FF电路202f通过FF电路202g传输到FF电路202h中这些不同的时钟树系统间的移位数据传输。例如日本公开专利公报特开平11-108999号公报所述，在根据这样的现有扫描设计得到的电路中，在规定部分安装延迟插入用缓冲器，以使时钟相位差降低。然而，在根据所述的现有设计方法实现扫描移位寄存器的工作保证的情况下，如图2所示，因为许多部分进行不同的时钟树系统间的移位数据传输，所以许多保持保证用延迟元件即保持保证用延迟元件206a～206e被插入在该不同的时钟树系统之间的扫描移位电路部分。因此，存在造成电路面积的增加、功耗的增加及许多延迟元件在备用时的漏电流的增加的课题。如上述图2所示的例子那样，在使不同的时钟树间的FF电路互相连接的现有电路中，若采用利用了容易地明显受到道间串扰(crosstalk)等干扰和电压下降(IR drop)的影响的半导体微细工序的设计，时钟树部分的延迟时间就受到所述干扰和电压下降的影响，在传输移位数据时所需要的保持余量更多了，从而插入在扫描移位电路部分的延迟元件的数量进一步增加。由上述测试简单化设计所造成的延迟元件数量的进一步增加，会使大规模集成电路的电路面积进一步增加，甚至会导致功耗的增加和许多延迟元件在备用时的漏电流的明显增加。
技术实现思路
本专利技术正是为解决这些问题而研究开发出来的。其目的在于在扫描测试设计方法和扫描测试电路中，即使在利用了微细化工序的大规模集成电路中很明显的道间串扰和电压下降的影响很明显，也通过有效地减少插入在扫描移位电路中的延迟元件数量，边减少大规模集成电路的面积、有效地控制功耗和截止漏电流，边确实地得到扫描移位寄存器的工作保证。为了解决所述课题，在本专利技术中重新系统地研讨了下述事情，即所包括的多个扫描触发器电路的连接关系，即在从哪个扫描触发器电路到哪个扫描触发器电路传输数据时能减少应该插入的延迟元件的数量。该研讨的结果，在本专利技术中，以由时钟树综合(以下，称为CTS)的各个最后级元件驱动的多个触发器电路作为一个小组，构成扫描移位寄存器。在以如上所述构成的多个扫描移位寄存器还分别作为子扫描链(sub-scan chain)使子扫描链互相连接并构成更大的扫描移位寄存器的情况下，采用下述顺序作为使子扫描链互相连接的优先顺序(1)使时钟线的门级数一样的移位寄存器互相连接。(2)在使所述级数有差别的移位寄存器互相连接的情况下，使级数差小的那两个移位寄存器优先地互相连接。(3)在使所述级数有差别的移位寄存器互相连接时，连接为从级数多的子链向级数少的子链传输数据的形式或时钟延迟大的子链向时钟延迟小的子链传输数据的形式。具体而言，本专利技术的扫描测试设计方法是，以具有许多扫描触发器电路作为扫描测试电路、相对所述许多扫描触发器电路的时钟端构成有时钟树的半导体集成电路为对象，着眼于位于所述时钟树的最后一级的多个最后级元件，在每个该最后级元件中，使由各个该最后级元件所驱动的多个扫描触发器电路互相串联，构成扫描移位寄存器。本专利技术是在所述扫描测试设计方法中，在以所述各最后级元件的扫描移位寄存器分别作为子扫描链使所述子扫描链互相连接并构成更长的扫描移位寄存器时，使构成所述时钟树的元件的级数相同的子扫描链优先地互相连接。本专利技术是在所述扫描测试设计方法中，在以所述各最后级元件的扫描移位寄存器分别作为子扫描链使所述子扫描链互相连接并构成更长的扫描移位寄存器时，在使构成所述时钟树的元件的级数不同的子扫描链互相连接的情况下，使构成所述时钟树的元件间的相对级数差最小的子扫描链优先地互相连接。本专利技术是在所述扫描测试设计方法中，在使构成所述时钟树的元件的级数不同的子扫描链互相连接时，根据构成所述时钟树的元件的级数差将事先指定的数量的延迟元件插入在所述连接的子扫描链之间。本专利技术是在所述扫描测试设计方法中，在以所述各最后级元件的扫描移位寄存器分别作为子扫描链使所述子扫描链互相连接并构成更长的扫描移位寄存器时，按照从所述时钟树的时钟原点到构成各子扫描链的触发器电路的时钟端的延迟时间大的子扫描链向所述延迟时间小的子扫描链进行数据传输的顺序，使所述子扫描链互相连接。本专利技术的扫描测试设计方法，以具有许多扫描触发器电路作为扫描测试电路、相对所述许多扫描触发器电路的时钟端构成有时钟树、并且具有在时钟树的多个规定位置上分别安装了时钟脉冲门元件的选通时钟树的半导体集成电路为对象，着眼于所述多个时钟脉冲门元件，在每个该时钟脉冲门元件中，使由该时钟脉冲门元件所驱动的多个扫描触发器电路互相串联，构成扫描移位寄存器。本专利技术是在所述扫描测试设计方法中，在以所述各时钟脉冲门元件的扫描移位寄存器分别作为子扫描链使所述子扫描链互相连接并构成更长的扫描移位寄存器时，实施所述扫描测试设计方法。本专利技术的扫描测试电路是，在多个扫描触发器电路串联构成扫描移位寄存器、并且相对所述多个扫描触发器电路的时钟端构成有时钟树的扫描测试电路中，在所述多个扫描触发器电路中，使从所述时钟树的规定时钟供给点到触发器电路的时钟端的元件级数相同的至少本文档来自技高网...
【技术保护点】
一种扫描测试设计方法，以具有许多扫描触发器电路作为扫描测试电路、相对所述许多扫描触发器电路的时钟端构成有时钟树的半导体集成电路为对象，其特征在于：着眼于位于所述时钟树的最后一级的多个最后级元件，在每个该最后级元件中，使由各个该最后级 元件所驱动的多个扫描触发器电路互相串联，构成扫描移位寄存器。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：宝积雅浩，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。