【技术实现步骤摘要】
沟槽栅功率MOSFET及其制造方法
本申请涉及半导体领域，特别涉及一种沟槽栅功率MOSFET及其制造方法。
技术介绍
半导体器件例如功率MOSFET等已被广泛应用于汽车电子、开关电源及工业控制等领域。为了不断提高功率转换效率和功率密度，设计高效的功率MOSFET等功率开关器件至关重要。功率MOSFET最重要的性能参数是特征导通电阻Rsp，漏极与源极间导通电阻的大小与功率MOSFET器件消耗的功率成正比。在相同的击穿电压下，对于相同导通电阻的器件，特征导通电阻越小，那么芯片面积也越小，功率MOSFET的寄生电容越低，从而降低了功率MOSFET在功率转换过程中的开关损耗。沟槽栅和超级结结构的功率器件具有更低的导通电阻，从而有更低开关损耗及更快的开关速度，成为目前被广泛应用的功率开关器件之一。然而目前沟槽栅和超级结结构的功率器件制造成本高，过程控制难度大。
技术实现思路
为了解决现有技术中的上述问题，本专利技术提供了一种沟槽栅功率MOSFET及其制造方法。第一方面，本专利技术提供了一种沟槽栅功率MOSF...
【技术保护点】
1.一种沟槽栅功率MOSFET的制造方法，其特征在于，包括：/n在宽禁带半导体衬底上生长具有第一导电类型的外延层；/n在所述外延层上形成具有第二导电类型的体区；/n在所述体区内通过刻蚀形成沟槽；/n将第一离子沿所述宽禁带半导体材料的晶向注入所述沟槽的底部区域，形成第二导电类型柱，所述沟槽的底部区域位于所述沟槽下方且与所述沟槽的底部相接，所述晶向的选取应使得所述第一离子的注入能够利用晶体沟道效应，并且所述第二导电类型柱的纵向深度至少不小于位于所述沟槽的底部区域的所述外延层的厚度的50％；/n向所述沟槽中填入填充物填充所述沟槽。/n
【技术特征摘要】
20200113 CN 20201003149071.一种沟槽栅功率MOSFET的制造方法，其特征在于，包括：
在宽禁带半导体衬底上生长具有第一导电类型的外延层；
在所述外延层上形成具有第二导电类型的体区；
在所述体区内通过刻蚀形成沟槽；
将第一离子沿所述宽禁带半导体材料的晶向注入所述沟槽的底部区域，形成第二导电类型柱，所述沟槽的底部区域位于所述沟槽下方且与所述沟槽的底部相接，所述晶向的选取应使得所述第一离子的注入能够利用晶体沟道效应，并且所述第二导电类型柱的纵向深度至少不小于位于所述沟槽的底部区域的所述外延层的厚度的50％；
向所述沟槽中填入填充物填充所述沟槽。
2.根据权利要求1所述的制造方法，其特征在于，所述宽禁带半导体材料为碳化硅；所述宽禁带半导体材料的晶向选取为碳化硅晶体的C轴方向。
3.根据权利要求2所述的制造方法，其特征在于，所述碳化硅包括4H-SIC或6H-SIC。
4.根据权利要求2所述的制造方法，其特征在于，所述将第一离子沿所述宽禁带半导体材料的晶向注入所述沟槽的底部区域的步骤，包括：
将所述第一离子至少分两次注入，即分别以第一剂量、第一能量及第二剂量、第二能量沿所述碳化硅晶体的C轴方向注入所述沟槽的底部区域。
5.根据权利要求4所述的制造方法，其特征在于，所述第一剂量为5E13至5E14原子数每平方厘米，所述第一能量为500kev至1500kev；所述第二剂量为5E12至5E13原子数每平方厘米，所述第二能量为50kev至300kev。
6.根据权利要求1所述的制造方法，其特征在于，所述外延层包括第一外延层和第二外延层，所述第一外延层位于所述第二外延层的下方；所述沟槽的底部及所述第二导电类型柱位于所述第二外延层内，所述第二导电类型柱的纵向深度至少不小于位于所述沟槽的底部区域的所述第二外延层的厚度的50％。
7.根据权利要求6所述的制造方法，其特征在于，所述第一外延层的厚度小于所述第二外延层的厚度；所述第一外延层的掺杂浓度小于所述第二外延层的掺杂浓度。
8.根据权利要求1所述的制造方法，其特征在于，所述外延层为单外延层。
9.根据权利要求2所述的制造方法，其特征在于，所述沟槽的深度和所述沟槽的宽度的比值范围为1:1至5:1。
10.根据权利要求2所述的制造方法，其特征在于，所述向所述沟槽中填入填充物填充所述沟槽的步骤，包括：
在所述沟槽的内表面形成氧化物后，向所述沟槽内填入填充物。
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【专利技术属性】
技术研发人员：张永熙，陈伟，黄海涛，
申请(专利权)人：上海瞻芯电子科技有限公司，
类型：发明
国别省市：上海;31
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