半导体器件及其制造方法技术

一种半导体器件包括沟道区以及与沟道区相邻的源极/漏极区。源极/漏极区包括第一外延层、外延形成在第一外延层上的第二外延层和外延形成在第二外延层上的第三外延层，并且第一外延层由SiAs制成。本发明专利技术的实施例还涉及半导体器件的制造方法。

Semiconductor devices and manufacturing methods

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术的实施例涉及半导体器件及其制造方法。
技术介绍
随着半导体工业向纳米技术工艺节点发展以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战导致了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET器件通常包括具有高纵横比的半导体鳍，并且在其中形成半导体晶体管器件的沟道区和源极/漏极区。利用沟道和源极/漏极区的表面积增加的优点，在鳍结构的侧面上并沿着鳍结构的侧面(例如，包裹)形成栅极，以产生更快、更可靠和更好控制的半导体晶体管器件。在一些器件中，利用例如硅锗(SiGe)、碳化硅(SiC)和/或磷化硅(SiP)的FinFET的源极/漏极(S/D)部分中的应变材料可以用于增强载流子迁移。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括：沟道区；以及源极/漏极区，与所述沟道区相邻，其中：所述源极/漏极区包括第一层、外延形成在所述第一层上的第二外延层和外延形成在所述第二外延层上的第三外延层，并且所述第一层包含As。本专利技术的另一实施例提供了一种半导体器件，包括：沟道区；以及源极/漏极区，由半导体层制成并且设置为与所述沟道区相邻，其中：所述源极/漏极区包括第一外延层和外延形成在所述第一外延层上的第二外延层，以及含As层，形成在所述第一外延层下方。本专利技术的又一实施例提供了一种制造半导体器件的方法，包括：在源极/漏极区上方形成第一层；在所述第一层上方形成第二外延层；以及在所述第二外延层上方形成第三外延层，其中，所述第一层包含具有比所述源极/漏极区的元素更大的原子质量的元素。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1示出了根据本专利技术的实施例的半导体FET器件的顺序制造操作的各个阶段之一。图2A、图2B、图2C和图2D示出了根据本专利技术的实施例的半导体FET器件的顺序制造操作的各个阶段之一。图3A和图3B示出了根据本专利技术的实施例的半导体FET器件的顺序制造操作的各个阶段之一。图4A和图4B示出了根据本专利技术的实施例的半导体FET器件的顺序制造操作的各个阶段之一。图5A、图5B和图5C示出了根据本专利技术的实施例的半导体FET器件的顺序制造操作的各个阶段之一。图6示出了根据本专利技术的实施例的半导体FET器件的顺序制造操作的各个阶段之一。图7示出了根据本专利技术的实施例的半导体FET器件的顺序制造操作的各个阶段之一。图8示出了根据本专利技术的实施例的半导体FET器件的顺序制造操作的各个阶段之一。图9示出了根据本专利技术的实施例的半导体FET器件的顺序制造操作的各个阶段之一。图10示出了根据本专利技术的实施例的半导体FET器件的顺序制造操作的各个阶段之一。图11和图12示出了根据本专利技术的另一实施例的半导体FET器件的顺序制造操作的各个阶段之一。图13和图14示出了根据本专利技术的另一实施例的半导体FET器件的顺序制造操作的各个阶段之一。具体实施方式应该理解，以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于公开的范围或值，而是可以取决于器件的工艺条件和/或期望的性质。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。另外，术语“由……制成”可以表示“包括”或“由……组成”。在本专利技术中，除非另有说明，短语“A、B和C中的一个”表示“A、B和/或C”(A、B、C、A和B、A和C、B和C、或A、B和C)，并且不表示来自A的一个元件、来自B的一个元件和来自C的一个元件。在n型MOSFET中，使用SiP(具有P的Si)源极/漏极外延层。然而，来自SiP层的P可以扩散到沟道区中。尽管可以通过使用较低浓度的P层作为SiP层的初始层来抑制P扩散，但是不足以防止P扩散。在本专利技术中，具有较大质量和/或扩散系数的元件用于防止具有较小质量和/或扩散系数的元件向外扩散。在一些实施例中，含As层被生长为第一外延层，以用作P扩散阻挡层，该P扩散阻挡层具有比轻P掺杂的SiP层更低的到沟道区中的向外扩散速率。含As层是SiAs外延层或在形成含P外延层(例如SiP)之前形成的As注入层。此外，还可以在SiP主体上形成另一含As覆盖层(例如，SiAs层)，以防止在接触金属化期间P脱气。图1至图10示出了根据本专利技术的半导体器件的顺序制造操作的各个阶段的视图。应当理解，可以在图1至图10所示的工艺之前、期间和之后提供附加操作，并且对于该方法的其他实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。如图1所示，在衬底10上方制造一个或多个鳍结构20。此外，形成如图1所示的隔离绝缘层30(例如，浅沟槽隔离：STI)。鳍结构20包括沟道区20A和阱区20B(见图2B和图2C)。衬底10是例如p型硅衬底，杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内。在其他实施例中，衬底10是n型硅衬底，杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内。可选地，衬底10可以包括另一种元素半导体，诸如锗；化合物半导体，包括IV-IV化合物半导体(诸如SiC和SiGe)、III-V化合物半导体(诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。诸如非晶硅或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括已经适当地掺杂有杂质(例如，p型或n型电导率)的各种区域。可以通过任何合适的方法图案化鳍结构20。例如，可以使用一种或多种光刻工艺来图案化鳍结构20，光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，允许创建例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺图案化牺牲本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n沟道区；以及/n源极/漏极区，与所述沟道区相邻，其中：/n所述源极/漏极区包括第一层、外延形成在所述第一层上的第二外延层和外延形成在所述第二外延层上的第三外延层，并且/n所述第一层包含As。/n

【技术特征摘要】
20181130 US 62/774,150;20191008 US 16/596,5341.一种半导体器件，包括：
沟道区；以及
源极/漏极区，与所述沟道区相邻，其中：
所述源极/漏极区包括第一层、外延形成在所述第一层上的第二外延层和外延形成在所述第二外延层上的第三外延层，并且
所述第一层包含As。


2.根据权利要求1所述的半导体器件，其中，所述第二外延层不包括As。


3.根据权利要求2所述的半导体器件，其中，所述第二外延层由SiP制成。


4.根据权利要求3所述的半导体器件，其中，所述第三外延层由具有与所述第二外延层不同的磷(P)浓度的SiP制成。


5.根据权利要求4所述的半导体器件，其中，所述第三外延层的P浓度低于所述第二外延层的P浓...

【专利技术属性】
技术研发人员：彭成毅，蔡婷，洪崇玮，陈荣挺，赖盈桦，李松柏，田博仁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71