包括低热预算栅极堆叠体的pMOS晶体管制造技术

p通道金属氧化物半导体(pMOS)晶体管包括栅极堆叠体，所述栅极堆叠体包括：基材上的含有硅氧化物的介电中间层，其中，介电中间层的厚度小于1nm；介电常数高于介电中间层的高k介电层；在介电中间层和高k介电层之间并且与介电中间层直接接触的第一偶极形成封盖层，用于使高k电介质层的高k带隙相对于基材的价带向下偏移，其中第一偶极形成封盖层的厚度小于2nm；在高k介电层上方的至少一种功函数金属。有利的是，pMOS晶体管包括低的负偏压温度不稳定性(NBTI)和高的可靠性，而无需使用可靠性退火，这使得pMOS晶体管适用于用作后道工序(BEOL)器件。

PMOS transistor including low heat budget gate stack

【技术实现步骤摘要】
包括低热预算栅极堆叠体的pMOS晶体管相关申请的交叉引用本申请要求2018年11月30日提交的欧洲申请号EP18209442.5的外国优先权，其全部内容通过引用纳入本文。
技术介绍

本公开的技术大致涉及金属氧化物场效应晶体管，更具体地说，涉及负偏压温度不稳定性足够小的低热预算栅极堆叠体设计，用于在超薄有效氧化物厚度下器件可靠运行。相关技术说明金属氧化物半导体场效应(MOSFET)晶体管有许多不同的架构。栅极第一集成物最初包括高k材料和金属栅极的沉积，以形成栅极堆叠体。该集成物还包括在形成高k材料和金属栅极后沉积源极和漏极。在该过程中，包括高k材料和金属栅极的栅极堆叠体经受源极/漏极(S/D)激活退火。该源极/漏极(S/D)激活退火可以在约1100℃下进行，并且对于金属功函数(即，阈值电压(V阈(Vth))控制)可能是有害的。某些专利技术方面的概述本公开实施方式的一个目的是提供可靠的pMOS栅极堆叠体以及用于生产其的方法。本公开实施方式的另一个目的是提供可靠的CMOS器件以及用于生产其的方法。通过根据本公开的方法和器件实现上述目的。如本文所述，栅极堆叠体是指包括形成于通道上方(叠置式)的栅极电介质和形成于栅极电介质上方(叠置式)的用于影响通道的栅电极。在第一方面中，本公开的实施方式涉及包括栅极堆叠体的p通道金属氧化物半导体晶体管。栅极堆叠体包括：基材上的含有硅氧化物的介电中间层，其中，介电中间层的厚度小于1nm；介电常数高于介电中间层的高k介电层；在介电中间层和高k介电层之间并且与介电中间层直接接触的第一偶极形成封盖层，用于使高k电介质层的高k带隙相对于基材的价带向下偏移，其中第一偶极形成封盖层的厚度小于2nm；在高k介电层上方的至少一种功函数金属(workfunctionmetal)。直接接触包括直接物理接触，所以在第一偶极形成封盖层和介电层之间不存在其他层。有利的是，通过在介电中间层和高k介电层之间引入第一偶极形成封盖层，用于使高k电介质层的高k带隙相对于基材的价带向下偏移，来改进可靠性。由于介电中间层厚度小于1nm，这改进了可靠性，因此，与(较薄)介电中间层中的陷阱相比，(较厚)高k介电层中的陷阱影响了器件可靠性。高k介电层的厚度可以是例如大于1nm，或者甚至大于1.5nm，或者甚至高达3nm，例如2nm。进一步有利的是，能够以较低的热预算工艺流程实现了p通道金属氧化物半导体(pMOS)晶体管的负BTI(NBTI)可靠性，而无需与某些CMOS集成(例如，晶体管层(tier)的顺续三维(3D)堆叠)不兼容的高温“可靠性退火”。该改进可以归因于界面偶极子(interfacedipole)的形成，该偶极子位移了高k陷阱相对于硅(Si)价带的能级。在一些实施方式中，偶极形成封盖层(DIP)的厚度小于1nm。大于该厚度时，虽然厚度继续增加，但偶极效应可能不会增加。在一些实施方式中，基材可以是硅基材、硅锗(SiGe)基材、锗(Ge)基材或III-V化合物基材(例如，例如，铟镓砷(InGaAs)、砷化铟(InAs)、砷化镓(GaAs)、锑化镓(GaSb)、磷化铟(InP)、氮化镓(GaN))。在一些实施方式中，介电层是二氧化硅((SiO2)层或氮氧化硅(SiON)层。介电层可以是硅氧化物(SiOx)层，其基本是化学计量(即，x为约等于2)，并且不一定是完全化学计量的(即，一些单位单元可以不具有每个Si原子2个氧原子的精确比例)。在一些实施方式中，SiO2中间层可以掺杂有氮(例如，使其成为更好的扩散屏障，以防止掺杂原子从基材扩散开)。在一些实施方式中，第一偶极形成封盖层是Al2O3层。在一些实施方式中，高k介电层是HfO2层。在一些实施方式中，器件可以包括互补金属氧化物半导体器件，该互补金属氧化物半导体包括根据本公开实施方式的pMOS晶体管和n通道金属氧化物半导体(nMOS)晶体管。根据本公开一些实施方式中金属氧化物半导体器件可以包括nMOS晶体管栅极堆叠体，该nMOS晶体管包括在基材中活性区域上的栅极堆叠体，其中，nMOS晶体管的栅极堆叠体包括在界面介电层和具有高k带隙的高k介电层之间的第二偶极形成封盖层，其中，第二偶极形成封盖层适用于使高k带隙相对于基材的导带向上偏移。有利的是，通过使高k带隙相对于基材的导带向上偏移，可以使从半导体通道捕获电子的能垒提高。在一些实施方式中，第二偶极形成封盖层是过渡金属氧化物层或过渡金属硅酸盐层。第二偶极形成封盖层可以包含氧化镧(LaxOz)，其中，x和z各自大于0，或者其可以包含氧化硅镧(LaxSiyOz)，其中，x、y和z各自大于0。在一些实施方式中，nMOS晶体管的第二偶极形成封盖层是LaxSiyOz(并且x和z大于0，并且y大于或等于0，例如La2O3)，并且nMOS晶体管的界面介电层是SiO2，并且nMOS晶体管的高k介电层是HfO2，并且pMOS晶体管的介电中间层是SiO2，并且pMOS晶体管的高k介电层是HfO2，并且pMOS晶体管的第一偶极形成封盖层是Al2O3。本公开实施方式可以涉及一种半导体器件，其包括晶体管的三维堆叠体，所述堆叠体包括第一层中的根据本专利技术一些实施方式的pMOS晶体管、或者根据本专利技术一些实施方式的CMOS器件，其堆叠在第二层中一个或多个晶体管上。在一些实施方式中，pMOS晶体管或CMOS器件可以在后道工序(back-end-of-line，BEOL)中实施。根据本专利技术一些实施方式的半导体器件可以包括存储器阵列以及根据本专利技术实施方式的pMOS晶体管或CMOS器件，其中，pMOS晶体管和/或CMOS器件沉积在储存器阵列顶部上。本公开另一方面中提供了一种用于形成p通道金属氧化物半导体晶体管栅极堆叠体的方法。所述方法包括：基材上形成厚度小于1nm的含有硅氧化物的介电中间层；沉积与介电中间层直接接触且厚度小于2nm的第一偶极形成封盖层；在第一偶极形成封盖层上沉积具有高k带隙的高k介电层，其中，第一偶极形成封盖层适用于使高k带隙相对于基材的价带向下偏移；在高k介电层上方沉积一种或多种功函数金属。有利的是，根据多个实施方式可以获得功能可靠的pMOS栅极堆叠体，而无需在栅极堆叠体沉积后使用高温可靠性退火。因为通过厚度小于2nm且在介电中间层和高k介电层之间的第一偶极形成封盖层来改进可靠性，可以省略沉积后高温可靠性退火步骤。因此，根据本公开一些实施方式的方法与某些CMOS集成兼容。因此，根据一些实施方式，制造半导体器件的方法包括：在不会使pMOS栅极堆叠体经受高于800℃的温度的情况下完成制造。在一些实施方式中，该方法可以作为高k电介质后替代金属栅极工艺的一部分实施，其中，在完全去除伪栅极堆叠体之后，可以采用一种方法(即，形成介电层，沉积第一偶极形成封盖层，并且沉积高k介电层)，从而用根据本公开一些实施方式的pMOS栅极堆叠体来替代伪栅极。在采用pMOS栅极堆叠体后，可本文档来自技高网...

【技术保护点】
1.一种包括p通道金属氧化物半导体(pMOS)晶体管的半导体器件，所述p通道金属氧化物半导体(pMOS)晶体管包括栅极堆叠体，所述栅极堆叠体包括：/n基材上形成的厚度小于1nm的硅氧化物介电中间层；/n介电常数高于硅氧化物介电中间层的高k介电层；/n第一偶极形成封盖层，其在硅氧化物介电中间层和高k介电层之间并且与硅氧化物介电中间层直接接触，其中，相对于基材的价带并且和与所述栅极堆叠体相同但不含第一偶极形成封盖层的栅极堆叠体中的高k带隙相比，所述第一偶极形成封盖层使高k电介质层的高k带隙向下偏移，并且第一偶极形成封盖层的厚度小于2nm；/n在高k介电层上方的至少一种功函数金属。/n

【技术特征摘要】
20181130 EP 18209442.51.一种包括p通道金属氧化物半导体(pMOS)晶体管的半导体器件，所述p通道金属氧化物半导体(pMOS)晶体管包括栅极堆叠体，所述栅极堆叠体包括：
基材上形成的厚度小于1nm的硅氧化物介电中间层；
介电常数高于硅氧化物介电中间层的高k介电层；
第一偶极形成封盖层，其在硅氧化物介电中间层和高k介电层之间并且与硅氧化物介电中间层直接接触，其中，相对于基材的价带并且和与所述栅极堆叠体相同但不含第一偶极形成封盖层的栅极堆叠体中的高k带隙相比，所述第一偶极形成封盖层使高k电介质层的高k带隙向下偏移，并且第一偶极形成封盖层的厚度小于2nm；
在高k介电层上方的至少一种功函数金属。


2.如权利要求1所述的半导体器件，其中，所述基材包括硅基材、SiGe基材、Ge基材、或III-V化合物基材。


3.如权利要求2所述的半导体器件，其中，所述介电层包括SiO2层或SiON层。


4.如权利要求1所述的半导体器件，其中，所述第一偶极形成封盖层包括Al2O3层。


5.如权利要求1所述的半导体器件，其中，其中，所述高k介电层包括HfO2层。


6.如权利要求1所述的半导体器件，所述器件包括互补金属氧化物半导体(CMOS)器件，该互补金属氧化物半导体包括权利要求1的pMOS晶体管和n通道金属氧化物半导体(nMOS)晶体管。


7.如权利要求6所述的半导体器件，所述nMOS晶体管包括在基材的活性区域上的nMOS晶体管栅极堆叠体，其中，nMOS晶体管的nMOS晶体管栅极堆叠体包括在界面介电层和包括第二高k带隙的第二高k介电层之间的第二偶极形成封盖层，其中，相对于基材的导带并且和与所述nMOS晶体栅极堆叠体相同但不含第二偶极形成封盖层的nMOS晶体栅极堆叠体中的第二高k带隙相比，第二偶极形成封盖层使nMOS晶体管的第二高k带隙向上偏移。


8.如权利要求7所述的半导体器件，其中，所述第二偶极形成封盖层包括过渡金属氧化物层或过渡金属硅酸盐层。


9.如权利要求8所述的半导体器件，其中，nMOS晶体管的第二偶极形成封盖层包含LaxSiyOz，其中x和z大于0，y大于或等于0，nMOS晶体管的界面介电层是SiO2，并且nMOS晶体管的高k介电层是HfO2，并且
pMOS晶体管的硅氧化物介电中间层包含SiO2，pMOS晶体管的高k介电层包含HfO2，并且pMOS晶体管的第一偶极形成封盖层包含Al2O3。


10.如权利要求1所述的半导体器件，所述器件还包括晶体管的三维堆叠体，所述晶体管的三维堆叠体包括在第一层中的权利要求1所述的pMOS晶体管，第一层在基本垂直于基材主表面的方向上垂直堆叠在第二层中的一个或多个晶体管上。


11.如权利要求10所述的半导体器件，其中，pMOS晶体管的栅极堆叠体还包括在硅氧化物介电中间层下的半导体层，并且晶体管的三维堆叠体还包括：
在第二层中一个或多个晶体管和pMOS晶体管之间的第一介电层；
使第二层中的一个或多个晶体管与pMOS晶体管电连接的金属互联部，其中，所述金属互联部位于第二层中的一个或多个晶体管和第一介电层之间；以及
在第二层中一个或多个晶体管和金属互联部之间的第二介电层；
其中，晶体管的三维堆叠体的垂直截面从底部到顶部还包括：第二介电层、金属互连部、第一介电层、半导体层、硅氧化物介电中间层、第一偶极形成封盖层、高k介电层和至少一种功函数金属。


12.如权利要求1所述的半导体器件，其中，pMOS晶体管形成于半导体器件的后道工序。


13.如权利要求1所述的半导体器件，其中，pMOS晶体管形成于储存器阵...

【专利技术属性】
技术研发人员：J·弗兰蔻，有村拓晃，B·卡塞，
申请(专利权)人：IMEC非营利协会，
类型：发明
国别省市：比利时;BE