半导体器件制造技术

本发明专利技术公开一种半导体器件，包括：第一基底结构，所述第一基底结构包括第一金属互连结构、以及位于所述第一金属互连结构上的第一介电层；以及位于所述第一介电层上的防干扰导电层，所述第一介电层在电学以及物理上将所述防干扰导电层与第一金属互连结构完全隔离开。

semiconductor device

【技术实现步骤摘要】
半导体器件
本专利技术涉及半导体器件
，且特别是涉及三维堆叠的半导体器件。
技术介绍
在电子工业中，三维(3D)堆叠技术显着有助于半导体器件的集成。为了形成3D叠层，两个或更多的芯片一个叠一个地布置并被键合。3D堆叠技术提供了许多潜在的优点，包含如改进的形状因子、更低的成本、增强的性能以及通过芯片上系统(SOC)解决方案的更大的集成度。由3D堆叠所形成的SOC架构能够使相堆叠的半导体器件(例如，逻辑电路和动态随机存取存储器(DRAM))间的高带宽连通性成为可能。但是上述3D堆叠技术仍然存在很多不足，比如堆叠芯片之间的干扰问题，不利于3D集成电路的整体效能的集成与提升。因此，为解决上述技术问题，有必要提出一种新的3D集成电路的半导体器件。
技术实现思路
为了解决上述技术问题，本专利技术提供一种3D集成电路的半导体器件，以解决目前3D堆叠技术中的堆叠芯片间的干扰问题。本专利技术的半导体器件，包括：第一基底结构，所述第一基底结构包括第一金属互连结构、以及位于所述第一金属互连结构上的第一介电层；以及位于所述第一介电层上的防干扰导电层，所述第一介电层在电学以及物理上将所述防干扰导电层与第一金属互连结构完全隔离开。于一实施例中，所述半导体器件还包括：第二基底结构，与所述防干扰导电层连接，所述第一基底结构、第二基底结构分别位于所述防干扰导电层的两侧；所述第二基底结构包括第二介电层，所述第二介电层与所述防干扰导电层连接。于一实施例中，所述第一基底结构还包括与所述第一金属互连结构电连接的第一半导体元件，所述第一金属互连结构位于第一半导体元件与第一介电层之间；第二基底结构还包括第二互连结构与第二半导体元件，所述第二介电层位于防干扰导电层与第二互连结构及第二半导体元件之间；所述半导体器件还包括位于所述第一基底结构内的电连接结构，所述电连接结构穿过所述防干扰导电层，并与所述第二互连结构电连接。于一实施例中，所述半导体器件还包括：第二基底结构，所述第一基底结构、第二基底结构分别位于所述防干扰导电层的两侧；所述第二基底结构包括第二介电层与第二半导体元件；所述第一基底结构还包括第三介电层，所述第三介电层与所述防干扰导电层连接，且所述第二介电层与所述第三介电层连接。于一实施例中，所述第一半导体元件、第二半导体元件包括图像传感器件、二极管、功率器件、存储器件、逻辑器件、金属氧化物半导体器件中的至少一种。于一实施例中，所述第一半导体元件、第二半导体元件其中之一为图像传感器件、逻辑器件。于一实施例中，所述图像传感器件在一设定平面上的投影落入所述防干扰导电层在设定平面上的投影内，所述设定平面垂直于所述第一介电层的厚度方向。于一实施例中，所述第一介电层与防干扰导电层的连接方式为键合连接，或者，所述第二介电层与防干扰导电层的连接方式为键合连接。于一实施例中，所述第一介电层与防干扰导电层的连接方式为键合连接，以及所述第二介电层与所述第三介电层的连接方式为键合连接。于一实施例中，所述防干扰导电层的外边缘与第一介电层的外边缘对齐。于一实施例中，所述防干扰导电层为覆盖整个所述第一介电层的膜层。于一实施例中，所述防干扰导电层包含铝或钽，所述第一介电层及第二介电层包含氧化硅、氮化硅、硅碳氧化合物或硅碳氮化合物。在本专利技术的三维集成电路的半导体器件中透过防干扰导电层的不透光、热的良导体及/或电磁波屏蔽等特性，上述防干扰导电层可作为光、热及/或电磁波的隔绝层之用，故无须于各个集成电路晶片的基底结构的内部膜层中采用额外光刻与掩膜等工艺制作隔绝光、热及/或电磁波干扰的隔绝层，具有解决目前3D晶片堆叠技术中的堆叠晶片间干扰问题的制备工艺及降低3D晶片堆叠的制作成本的技术功效。附图说明为了更清楚地说明本专利技术或相关技术中的技术方案，下面将对本专利技术实施例或相关技术使用附图作简单介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术相关的三维集成电路的分解图。图2是图1所示三维集成电路中半导体器件的局部剖面示意图。图3是根据本专利技术第一实施例的三维集成电路中半导体器件的局部剖面示意图。图4是根据本专利技术第二实施例的三维集成电路中半导体器件的局部剖面示意图。图5是根据本专利技术第三实施例的三维集成电路中半导体器件的局部剖面示意图。图6是根据本专利技术第四实施例的三维集成电路中半导体器件的局部剖面示意图。具体实施方式以下各实施例的说明是参考附加的图示，用以例示本专利技术可用以实施的特定实施例。本专利技术所提到的方向用语，例如[上]、[下]、[顶部]、[底部]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本专利技术，而非用以限制本专利技术。在图中，相似单元以相同标号表示。图1是本专利技术相关的三维集成电路10的分解图。请参阅图1，三维集成电路10由堆叠的第一集成电路晶片(ICwafer)P及第二集成电路晶片Q所形成。第一集成电路晶片P及第二集成电路晶片Q可包含硅、砷化镓或其他半导体材料。在所说明的实施例中堆叠的第一集成电路晶片P包含多个半导体芯片(semiconductorchip)300，而堆叠的第二集成电路晶片Q包含对应的多个半导体芯片。图2是图1所示三维集成电路10中半导体器件的局部剖面示意图。请参阅图2，半导体器件包含第一基底结构100、第二基底结构200及接合界面500。第一基底结构100包含第一半导体层102、第一互联层104、第一介电层106、导电接触物108及防干扰导电层110。第二基底结构200包含第二半导体层202、第二互联层204及第二介电层206。第一半导体层102包含形成于半导体层102前侧A中的第一半导体元件120，第一互连层104包含第一绝缘层103和位于第一绝缘层103内的第一金属互连结构，第一金属互连结构包含若干导电层，在本实施例中，第一金属互连结构包含导电层M2以及位于导电层M2上的导电层M1。第一半导体元件120与第一基底结构100内的金属互连结构电连接。邻近第一互连层104设置有第一介电层106作为钝化物(passivation)之用。防干扰导电层110则设置于第一介电层106中，而导电接触物108设置于第一绝缘层103内以电连结导电层M2。防干扰导电层110埋设于第一介电层106内，并与导电接触物108电连接。第二半导体层202包含形成于半导体层202前侧C中的第二半导体元件220，第二互连层204包含第二绝缘层203和位于第二绝缘层203内的第二金属互连结构，第二金属互连结构包含若干导电层，在本实施例中，第二金属互连结构包含导电层M3以及位于导电层M3上的导电层M4。邻近第二互连层204则设置有第二介电层206作为钝化物(passivation)之用。如图2所示，第一基底结构100的第一本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：/n第一基底结构，所述第一基底结构包括第一金属互连结构、以及位于所述第一金属互连结构上的第一介电层；以及/n位于所述第一介电层上的防干扰导电层，所述第一介电层在电学以及物理上将所述防干扰导电层与第一金属互连结构完全隔离开。/n

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
第一基底结构，所述第一基底结构包括第一金属互连结构、以及位于所述第一金属互连结构上的第一介电层；以及
位于所述第一介电层上的防干扰导电层，所述第一介电层在电学以及物理上将所述防干扰导电层与第一金属互连结构完全隔离开。


2.根据权利要求1所述的半导体器件，其特征在于，还包括：第二基底结构，与所述防干扰导电层连接，所述第一基底结构、第二基底结构分别位于所述防干扰导电层的两侧；
所述第二基底结构包括第二介电层，所述第二介电层与所述防干扰导电层连接。


3.根据权利要求2所述的半导体器件，其特征在于，所述第一基底结构还包括与所述第一金属互连结构电连接的第一半导体元件，所述第一金属互连结构位于第一半导体元件与第一介电层之间；
所述第二基底结构还包括第二互连结构与第二半导体元件，所述第二介电层位于防干扰导电层与第二互连结构及第二半导体元件之间；以及
所述半导体器件还包括位于所述第一基底结构内的电连接结构，所述电连接结构穿过所述防干扰导电层，并与所述第二互连结构电连接。


4.根据权利要求1所述的半导体器件，其特征在于，还包括：
第二基底结构，所述第一基底结构、第二基底结构分别位于所述防干扰导电层的两侧；
所述第二基底结构包括第二介电层与第二半导体元件；以及
第三介电层，所述第三介电层与所述防干扰导电层连接，且所述第二介电层与所述第三介电层连接。


5.根据权利要求3-4所述的半导体器件，其特征在于，所述第一半导体元件、第二半导体元件包括图像传感器件、二极管、功率器件、存储器件、逻...

【专利技术属性】
技术研发人员：胡思平，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42