延时锁相环电路、同步时钟信号方法及半导体存储器技术

本发明专利技术提供一种延时锁相环电路、同步时钟信号方法及半导体存储器。延时锁相环电路包括延时链、第一寄存器、第一寄存器、逻辑处理单元、控制单元、复制延时单元以及鉴相器；延时链用于对输入信号进行延迟；逻辑处理单元用于读取第一寄存器和第二寄存器的设置编码，得到预估时钟周期；控制单元连接逻辑处理单元和延时链，用于设置延时链的初始长度；复制延时单元连接延时链，用于产生复制延时信号；鉴相器连接复制延时单元，用于输出比较结果信号；控制单元连接鉴相器，用于沿初始长度继续调整接入延时链的长度。本发明专利技术通过读取寄存器的设置编码，获取预估时钟周期，从而对延时链的长度进行快速调整，保证电路的可靠性和准确性。

Delay phase locked loop circuit, synchronous clock signal method and semiconductor memory

【技术实现步骤摘要】
延时锁相环电路、同步时钟信号方法及半导体存储器
本专利技术涉及半导体集成电路领域，具体涉及一种延时锁相环电路、同步时钟信号方法及半导体存储器。
技术介绍
本部分旨在为权利要求书中陈述的本专利技术实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。由于DDR(DoubleDataRateSDRAM，双倍速率同步动态随机存储器)芯片的工作时钟频率会改变，因此，需要延时锁相环电路总能在工作时钟频率改变时快速、准确的锁定时钟。在工作时钟频率在较高频率和较低频率之间任意切换时，工作时钟周期也会在皮秒(ps)到纳秒(ns)之间变化，需要在不同的工作时钟频率设置适合的延时时间。
技术实现思路
本专利技术实施例提供了一种延时锁相环电路、同步时钟信号方法及半导体存储器，以至少缓解或解决现有技术中的一项或多项技术问题。第一方面，本专利技术实施例提供了一种延时锁相环电路，包括：延时链，用于对输入时钟信号进行延迟，并根据所述延时链的长度输出所述时钟信号的延时信号；第一寄存器，包括反映存储器工作在第一时钟频率范围下的设置编码；第二寄存器，包括反映存储器工作在第二时钟频率范围下的设置编码；逻辑处理单元，具有两个输入端，所述两个输入端分别与所述第一寄存器和所述第二寄存器连接，所述逻辑处理单元用于对所述第一寄存器和所述第二寄存器中的设置编码进行逻辑处理，以得到所述时钟信号的预估时钟周期，其中，所述预估时钟周期包括宽频带下的时钟周期，以及所述宽频带包括所述第一时钟频率范围和所述第二时钟频率范围；控制单元，连接于所述逻辑处理单元和所述延时链之间，用于根据所述预估时钟周期设置所述延时链的初始长度，以调整所述延时信号对所述时钟信号的延时时间；复制延时单元，连接于所述延时链的输出端，所述复制延时单元用于模拟一段路径的固定延时产生复制延迟信号，所述路径的固定延时是从延时锁相环的输出时钟到固定触发器的时钟端；鉴相器，所述鉴相器的两个输入端分别连接于所述复制延时单元的输出端和所述时钟信号，所述鉴相器用于比较所述时钟信号和所述复制延时信号的相位，并输出比较结果信号；所述控制单元连接于所述鉴相器的输出端，用于根据所述比较结果信号，沿所述初始长度继续调整接入所述延时链的长度。在一可实施方式中，所述延时链包括多个串联的延时单元，其中，所述第一个延时单元的输入端连接于所述时钟信号，所述控制单元控制第N个所述延时单元的输出端作为所述延时链的初始输出端，并以第一个所述延时单元的输入端至所述初始输出端之间的长度为初始长度。在一可实施方式中，当第N个所述延时单元的输出端作为所述初始输出端时，所述延时时间匹配所述预估时钟周期的一半。在一可实施方式中，所述比较结果信号包括增加信号、减少信号和对齐信号；所述控制单元用于：当接收所述增加信号时，控制所述延时链沿所述初始输出端增加接入所述延时链的所述延时单元的数量；当接收所述减少信号时，控制所述延时链沿所述初始输出端减少接入所述延时链的所述延时单元的数量；当接收所述对齐信号时，保持接入所述延时链的所述延时单元的数量。在一可实施方式中，所述宽频带包括3200Mb/s及以下的频率。在一可实施方式中，所述第一寄存器包括MR2模式寄存器，所述第二寄存器包括MR6模式寄存器。第二方面，本专利技术实施例提供了一种延时锁相环电路同步时钟信号的方法，应用于上述实施例中所述的延时锁相环电路，包括：将时钟信号输入延时链，并根据所述延时链的长度输出所述时钟信号的延时信号；对第一寄存器和第二寄存器中的设置编码进行逻辑处理，以得到所述时钟信号的预估时钟周期，其中，所述预估时钟周期包括宽频带下的预估时钟周期；以及根据所述预估时钟周期设置所述延时链的初始长度，以调整所述延时信号对所述时钟信号的延时时间；根据延时锁相环的输出时钟端到固定触发器的时钟端的延迟信息产生复制延迟信号；比较所述时钟信号和所述复制延时信号的相位，并输出比较结果信号；根据所述比较结果信号，沿所述初始长度继续调整接入所述延时链的长度。在一可实施方式中，所述延时链包括多个串联的延时单元；所述根据所述预估时钟周期设置所述延时链的初始长度的步骤包括：选取第一个所述延时单元的输入端接收所述时钟信号；根据所述预估时钟周期，选取第N个所述延时单元的输出端作为所述延时链的初始输出端，以第一个所述延时单元的输入端至所述初始输出端之间的长度为初始长度；其中，当第N个所述延时单元的输出端作为所述初始输出端时，所述延时时间匹配所述预估时钟周期的一半。在一可实施方式中，所述比较结果信号包括增加信号、减少信号和对齐信号；所述根据所述比较结果信号，沿所述初始长度继续调整接入所述延时链的长度的步骤包括：当接收所述增加信号时，控制所述延时链沿所述初始输出端增加接入所述延时链的所述延时单元的数量；当接收所述减少信号时，控制所述延时链沿所述初始输出端减少接入所述延时链的所述延时单元的数量；当接收所述对齐信号时，保持接入所述延时链的所述延时单元的数量。第三方面，本专利技术实施例提供了一种半导体存储器，包括如上所述的延时锁相环电路。本专利技术实施例采用上述技术方案，具有如下优点：通过第一寄存器和第二寄存器在不同工作时钟频率下设置的不同的设置编码，可以获取预估时钟周期，从而根据预估时钟周期设置初始的延时链的长度，进而根据延时时间，对延时链的长度进行快速调整，直至延时信号和时钟信号的相位相同，保证电路的可靠性和准确性。上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本专利技术进一步的方面、实施方式和特征将会是容易明白的。附图说明在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本专利技术公开的一些实施方式，而不应将其视为是对本专利技术范围的限制。图1为本专利技术一个实施例的延时锁相环电路的示意图；图2为本专利技术一个实施例的延时链的示意图；图3为本专利技术一个实施例的同步时钟信号方法的流程图；图4为本专利技术另一个实施例的同步时钟信号方法的流程图；图5为本专利技术又一个实施例的同步时钟信号方法的流程图。附图标记：110延时链；111延时单元；121第一寄存器；122第二寄存器；130逻辑处理单元；140控制单元；150复制延时单元；160鉴相器。具体实施方式在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本专利技术的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。第一方面，本文档来自技高网...

【技术保护点】
1.一种延时锁相环电路，其特征在于，包括：/n延时链，用于对输入时钟信号进行延迟，并根据所述延时链的长度输出所述时钟信号的延时信号；/n第一寄存器，包括反映存储器工作在第一时钟频率范围下的设置编码；/n第二寄存器，包括反映存储器工作在第二时钟频率范围下的设置编码；/n逻辑处理单元，具有两个输入端，所述两个输入端分别与所述第一寄存器和所述第二寄存器连接，所述逻辑处理单元用于对所述第一寄存器和所述第二寄存器中的设置编码进行逻辑处理，以得到所述时钟信号的预估时钟周期，其中，所述预估时钟周期包括宽频带下的时钟周期，以及所述宽频带包括所述第一时钟频率范围和所述第二时钟频率范围；/n控制单元，连接于所述逻辑处理单元和所述延时链之间，用于根据所述预估时钟周期设置所述延时链的初始长度，以调整所述延时信号对所述时钟信号的延时时间；/n复制延时单元，连接于所述延时链的输出端，所述复制延时单元用于模拟一段路径的固定延时产生复制延迟信号，所述路径的固定延时是从延时锁相环的输出时钟到固定触发器的时钟端；/n鉴相器，所述鉴相器的两个输入端分别连接于所述复制延时单元的输出端和所述时钟信号，所述鉴相器用于比较所述时钟信号和所述复制延时信号的相位，并输出比较结果信号；/n所述控制单元连接于所述鉴相器的输出端，用于根据所述比较结果信号，沿所述初始长度继续调整接入所述延时链的长度。/n...

【技术特征摘要】
1.一种延时锁相环电路，其特征在于，包括：
延时链，用于对输入时钟信号进行延迟，并根据所述延时链的长度输出所述时钟信号的延时信号；
第一寄存器，包括反映存储器工作在第一时钟频率范围下的设置编码；
第二寄存器，包括反映存储器工作在第二时钟频率范围下的设置编码；
逻辑处理单元，具有两个输入端，所述两个输入端分别与所述第一寄存器和所述第二寄存器连接，所述逻辑处理单元用于对所述第一寄存器和所述第二寄存器中的设置编码进行逻辑处理，以得到所述时钟信号的预估时钟周期，其中，所述预估时钟周期包括宽频带下的时钟周期，以及所述宽频带包括所述第一时钟频率范围和所述第二时钟频率范围；
控制单元，连接于所述逻辑处理单元和所述延时链之间，用于根据所述预估时钟周期设置所述延时链的初始长度，以调整所述延时信号对所述时钟信号的延时时间；
复制延时单元，连接于所述延时链的输出端，所述复制延时单元用于模拟一段路径的固定延时产生复制延迟信号，所述路径的固定延时是从延时锁相环的输出时钟到固定触发器的时钟端；
鉴相器，所述鉴相器的两个输入端分别连接于所述复制延时单元的输出端和所述时钟信号，所述鉴相器用于比较所述时钟信号和所述复制延时信号的相位，并输出比较结果信号；
所述控制单元连接于所述鉴相器的输出端，用于根据所述比较结果信号，沿所述初始长度继续调整接入所述延时链的长度。


2.如权利要求1所述的延时锁相环电路，其特征在于，所述延时链包括多个串联的延时单元，其中，所述第一个延时单元的输入端连接于所述时钟信号，所述控制单元控制第N个所述延时单元的输出端作为所述延时链的初始输出端，并以第一个所述延时单元的输入端至所述初始输出端之间的长度为初始长度。


3.如权利要求2所述的延时锁相环电路，其特征在于，当第N个所述延时单元的输出端作为所述初始输出端时，所述延时时间匹配所述预估时钟周期的一半。


4.如权利要求2所述的延时锁相环电路，其特征在于，所述比较结果信号包括增加信号、减少信号和对齐信号；
所述控制单元用于：当接收所述增加信号时，控制所述延时链沿所述初始输出端增加接入所述延时链的所述延时单元的数量；当接收所述减少信号时，控制所述延时链沿所述初始输出端减少接入所述延时链的所述延时单元的数量；当接收所述对齐信号时，保持接入所述延时链的所述...

【专利技术属性】
技术研发人员：牟文杰，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽;34