采用用于校准的脉冲到数字转换器(PDC)的延迟锁定环(DLL)制造技术

本公开的方面涉及从同相时钟信号生成正交时钟信号。根据一个方面，延迟锁定环(DLL)包括：第一脉冲到数字转换器(PDC)，生成第一脉冲宽度测量，其中第一脉冲宽度测量包括第一符号和第一幅度；第二脉冲到数字转换器(PDC)，生成第二脉冲宽度测量，其中第二脉冲宽度测量包括第二符号和第二幅度；数字环路滤波器，其被耦合到第一PDC和第二PDC，数字环路滤波器基于第一脉冲宽度测量和第二脉冲宽度测量生成经过滤波的比较输出；以及第一延迟生成块，基于经过滤波的比较输出和同相时钟信号生成正交时钟信号。

Delay lock ring (DLL) using pulse to digital converter (PDC) for calibration

【技术实现步骤摘要】
【国外来华专利技术】采用用于校准的脉冲到数字转换器(PDC)的延迟锁定环(DLL)相关申请的交叉引用本申请要求于2017年7月7日提交到美国专利和商标局的申请号为No.15/644,426的美国非临时专利申请的优先权和权益，该申请的全部内容通过引用的方式并入本文、并且如在下文中完整地阐述并用于所有适用目的。
本公开大体上涉及延迟锁定环的领域，并且尤其涉及用于从同相时钟信号生成正交时钟信号的延迟锁定环。
技术介绍
几种形式的转换器可以被用于电子电路，以将在一个域中的一个信号转化为在另一个域中的另一个信号。例如，脉冲到数字转换器(PDC)是将脉冲宽度(以时间为单位测量)转换为数字表示的电子电路。脉冲到数字转换器的不同实现可以被用于不同的应用中。然而，一些脉冲到数字转换器(PDC)可以具有有限的线性范围，并因此限制了它们的实际应用。参考Hailu等人的美国专利申请No.15/644,285，该公开的内容通过引用并入本文。
技术实现思路
以下呈现了本公开的一个或多个方面的简化概述，以便提供对这些方面的基本理解。该概述不是本公开的所有预期特征的广泛概述，并且该概述既不旨在标识本公开的所有方面的关键或重要元素，也不旨在描绘本公开的任何或所有方面的范围。该概述的唯一目的是以简化的形式呈现本公开的一个或多个方面的一些概念，作为稍后呈现的更详细描述的序言。在一个方面中，本公开提供了延迟锁定环(DLL)。因此，延迟锁定环(DLL)包括：第一脉冲到数字转换器(PDC)，其生成第一脉冲宽度测量，其中第一脉冲宽度测量包括第一符号和第一幅度；第二脉冲到数字转换器PDC，其生成第二脉冲宽度测量，其中第二脉冲宽度测量包括第二符号和第二幅度；数字环路滤波器，其被耦合到第一PDC和第二PDC，所述数字环路滤波器基于第一脉冲宽度测量和第二脉冲宽度测量生成经过滤波的比较输出；以及第一延迟生成块，其基于经过滤波的比较输出和同相时钟信号生成正交时钟信号。在一个示例中，延迟锁定环(DLL)还包括：除法器块，其将所述同相时钟信号除以整数以生成第一屏蔽脉冲，其中该除法器块基于第一屏蔽脉冲生成第二屏蔽脉冲。延迟锁定环(DLL)还可以包括：第一置位复位(SR)锁存器，其基于同相时钟信号生成第一锁存时钟输出；以及第二置位复位(SR)锁存器，其基于正交时钟信号生成第二锁存时钟输出。在一个示例中，延迟锁定环(DLL)包括：第一AND门，其被耦合到第一置位复位(SR)锁存器以执行第二屏蔽脉冲和第一锁存时钟输出的第一逻辑AND操作，从而生成第一时钟输出；以及，第二AND门，其被耦合到第二置位复位(SR)锁存器以执行第一屏蔽脉冲和第二锁存时钟输出的第二逻辑AND操作，从而生成第二时钟输出。在一个示例中，第一时钟输出被输入到第一脉冲到数字转换器(PDC)以生成第一脉冲宽度测量，以及第二时钟输出被输入到第二脉冲到数字转换器(PDC)以生成第二脉冲宽度测量。在一个示例中，第一脉冲到数字转换器(PDC)包括：第一分数元件和第一积分元件。第一脉冲宽度测量是由第一分数元件生成的第一分数脉冲宽度测量和由第一积分元件生成的第一积分脉冲宽度测量的级联。在一个示例中，第二脉冲到数字转换器(PDC)包括：第二分数元件和第二积分元件。第二脉冲宽度测量是由第二分数元件生成的第二分数脉冲宽度测量和由第二积分元件生成的第二积分脉冲宽度测量的级联。本公开的另一个方面提供了一种用于从同相时钟信号生成正交时钟信号的方法，该方法包括：生成第一时钟输出的第一脉冲宽度测量，其中第一脉冲宽度测量包括第一符号和第一幅度；生成第二时钟输出的第二脉冲宽度测量，其中第二脉冲宽度测量包括第二符号和第二幅度；基于第一脉冲宽度测量和第二脉冲宽度测量生成经过滤波的比较输出；以及，基于同相时钟信号和经过滤波的比较输出生成正交时钟信号。在一个示例中，该方法还包括：将同相时钟信号除以整数以生成第一屏蔽脉冲和第二屏蔽脉冲，其中该整数大于或等于一(“1”)。该方法还包括：基于同相时钟信号生成第一锁存时钟输出；执行第二屏蔽脉冲和第一锁存时钟输出的第一逻辑AND操作，以生成第一时钟输出；基于正交时钟信号生成第二锁存时钟输出；以及执行第一屏蔽脉冲和第二锁存时钟输出的第二逻辑AND操作，以生成第二时钟输出；其中第一脉冲宽度测量是第一分数脉冲宽度测量和第一积分脉冲宽度测量的级联；以及其中第二脉冲宽度测量是第二分数脉冲宽度测量和第二积分脉冲宽度测量的级联。在一个示例中，第一脉冲到数字转换器(PDC)被用于生成第一脉冲宽度测量，第一脉冲到数字转换器(PDC)包括第一分数元件和第一积分元件，第一分数元件生成第一分数脉冲宽度测量，第一积分元件生成第一积分脉冲宽度测量。在一个示例中，第二脉冲到数字转换器(PDC)被用于生成第二脉冲宽度测量，第二脉冲到数字转换器(PDC)包括第二分数元件和第二积分元件，第二分数元件生成第二分数脉冲宽度测量，第二积分元件生成第二积分脉冲宽度测量。本公开的另一个方面提供了一种用于从同相时钟信号生成正交时钟信号的装置，该装置包括：用于生成第一时钟输出的第一脉冲宽度测量的装置，其中第一脉冲宽度测量包括第一符号和第一幅度；用于生成第二时钟输出的第二脉冲宽度测量的装置，其中第二脉冲宽度测量包括第二符号和第二幅度；用于基于第一脉冲宽度测量和第二脉冲宽度测量生成经过滤波的比较输出的装置；以及用于基于所述同相时钟信号和所述经过滤波的比较输出生成所述正交时钟信号的装置。该装置还可以包括用于将同相时钟信号除以整数以生成第一屏蔽脉冲和第二屏蔽脉冲的装置；用于基于同相时钟信号生成第一锁存时钟输出的装置；用于执行第二屏蔽脉冲和第一锁存时钟输出的第一逻辑AND操作，以生成所述第一时钟输出的装置；用于基于正交时钟信号生成第二锁存时钟输出的装置；用于执行第一屏蔽脉冲和第二锁存时钟输出的第二逻辑AND操作，以生成第二时钟输出的装置。在一个示例中，第一脉冲宽度测量是第一分数脉冲宽度测量和第一积分脉冲宽度测量的级联，以及第二脉冲宽度测量是第二分数脉冲宽度测量和第二积分脉冲宽度测量的级联。本公开的另一个方面提供了一种存储计算机可执行代码的计算机可读介质，在包括至少一个处理器和至少一个耦合到至少一个处理器的存储器的设备上可操作，其中至少一个处理器被配置为从同相时钟信号生成正交时钟信号，计算机可执行代码包括：用于导致计算机提供生成第一时钟输出的第一脉冲宽度测量的指令，其中第一脉冲宽度测量包括第一符号和第一幅度；用于导致计算机提供生成第二时钟输出的第二脉冲宽度测量的指令，其中第二脉冲宽度测量包括第二符号和第二幅度；用于导致计算机基于第一脉冲宽度测量和第二脉冲宽度测量生成经过滤波的比较输出的指令；以及，用于导致所述计算机基于所述同相时钟信号和所述经过滤波的比较输出生成所述正交时钟信号的指令。在一个示例中，计算机可读介质还包括：用于导致计算机将同相时钟信号除以整数以生成第一屏蔽脉冲和第二屏蔽脉冲的指令；用于导致计算机基于同相时钟信号生成第一锁存时钟输出的指令，以及用户基于正交时钟信号生成第二锁存时钟输出的指令；以及，用于导致所本文档来自技高网...

【技术保护点】
1.一种延迟锁定环DLL，包括：/n第一脉冲到数字转换器PDC，生成第一脉冲宽度测量，其中所述第一脉冲宽度测量包括第一符号和第一幅度；/n第二脉冲到数字转换器PDC，生成第二脉冲宽度测量，其中所述第二脉冲宽度测量包括第二符号和第二幅度；/n数字环路滤波器，被耦合到所述第一PDC和所述第二PDC，所述数字环路滤波器基于所述第一脉冲宽度测量和所述第二脉冲宽度测量生成经过滤波的比较输出；以及/n第一延迟生成块，基于所述经过滤波的比较输出和同相时钟信号生成正交时钟信号。/n

【技术特征摘要】
【国外来华专利技术】20170707 US 15/644,4261.一种延迟锁定环DLL，包括：
第一脉冲到数字转换器PDC，生成第一脉冲宽度测量，其中所述第一脉冲宽度测量包括第一符号和第一幅度；
第二脉冲到数字转换器PDC，生成第二脉冲宽度测量，其中所述第二脉冲宽度测量包括第二符号和第二幅度；
数字环路滤波器，被耦合到所述第一PDC和所述第二PDC，所述数字环路滤波器基于所述第一脉冲宽度测量和所述第二脉冲宽度测量生成经过滤波的比较输出；以及
第一延迟生成块，基于所述经过滤波的比较输出和同相时钟信号生成正交时钟信号。


2.根据权利要求1所述的延迟锁定环DLL，还包括：除法器块，所述除法器块将所述同相时钟信号除以整数以生成第一屏蔽脉冲。


3.根据权利要求2所述的延迟锁定环DLL，其中所述除法器块基于所述第一屏蔽脉冲生成第二屏蔽脉冲。


4.根据权利要求3所述的延迟锁定环DLL，还包括：第一置位复位SR锁存器，所述第一置位复位SR锁存器基于所述同相时钟信号生成第一锁存时钟输出；以及第二置位复位SR锁存器，所述第二置位复位SR锁存器基于所述正交时钟信号生成第二锁存时钟输出。


5.根据权利要求4所述的延迟锁定环DLL，还包括：
第一AND门，被耦合到所述第一置位复位SR锁存器，以执行所述第二屏蔽脉冲和所述第一锁存时钟输出的第一逻辑AND操作，从而生成第一时钟输出，以及
第二AND门，被耦合到所述第二置位复位SR锁存器，以执行所述第一屏蔽脉冲和所述第二锁存时钟输出的第二逻辑AND操作，从而生成第二时钟输出。


6.根据权利要求5所述的延迟锁定环DLL，其中所述第一时钟输出被输入到所述第一脉冲到数字转换器PDC，以生成所述第一脉冲宽度测量，以及所述第二时钟输出被输入到所述第二脉冲到数字转换器PDC，以生成所述第二脉冲宽度测量。


7.根据权利要求1所述的延迟锁定环DLL，其中所述第一脉冲到数字转换器PDC包括第一分数元件和第一积分元件。


8.根据权利要求7所述的延迟锁定环DLL，其中所述第一脉冲宽度测量是由所述第一分数元件生成的第一分数脉冲宽度测量和由所述第一积分元件生成的第一积分脉冲宽度测量的级联。


9.根据权利要求8所述的延迟锁定环DLL，其中所述第二脉冲到数字转换器PDC包括第二分数元件和第二积分元件。


10.根据权利要求9所述的延迟锁定环DLL，其中所述第二脉冲宽度测量是由所述第二分数元件生成的第二分数脉冲宽度测量和由所述第二积分元件生成的第二积分脉冲宽度测量的级联。


11.一种用于从同相时钟信号生成正交时钟信号的方法，包括：
生成第一时钟输出的第一脉冲宽度测量，其中所述第一脉冲宽度测量包括第一符号和第一幅度；
生成第二时钟输出的第二脉冲宽度测量，其中所述第二脉冲宽度测量包括第二符号和第二幅度；
基于所述第一脉冲宽度测量和所述第二脉冲宽度测量生成经过滤波的比较输出；以及
基于所述同相时钟信号和所述经过滤波的比较输出生成所述正交时钟信号。


12.根据权利要求11所述的方法，还包括：将所述同相时钟信号除以整数，以生成第一屏蔽脉冲和第二屏蔽脉冲。


13.根据权利要求12所述的方法，其中所述整数大于或等于一(“1”)。


14.根据权利要求12所述的方法，还包括：基于所述同相时钟信号生成第一锁存时钟输出。


15.根据权利要求14所述的方法，还包括：执行所述第二屏蔽脉冲和所述第一锁存时钟输出的第一逻辑AND操作，以生成所述第一时钟输出。


16.根据权利要求15所述的方法，还包括：基于所述正交时钟信号生成第二锁存时钟输出。


17.根据权利要求16所述的方法，还包括：执行所述第...

【专利技术属性】
技术研发人员：E·黑路，B·班迪达，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US