用于改善锁定时间的装置和方法制造方法及图纸

本发明专利技术提供一种用于改善锁相环的锁定时间的装置，其中，该装置包括：环形振荡器，其包括至少两个延迟级，其中每个延迟级具有可控制的延迟；以及多相频率监测器，耦接到环形振荡器以监测环形振荡器的至少两个延迟级的输出处的频率。

Devices and methods for improving locking time

【技术实现步骤摘要】
【国外来华专利技术】用于改善锁定时间的装置和方法优先权要求本申请要求于2017年7月7日提交的题为“用于改善锁定时间的装置和方法”的序列号为62/530,063的美国临时申请的优先权权益，出于所有目的将其通过引用整体并入本文。
技术介绍
在使用基于环形振荡器的锁相环的时钟系统中，多频带振荡器通常用于功率均衡、动态范围和温度漂移的调整范围。然而，现有的时钟源具有长的锁定时间，这增加了进入低功耗状态的延迟或从低功耗状态进入和离开时存在的延迟。附图说明通过以下给出的详细描述以及本公开的各个实施例的附图，将更充分地理解本公开的实施例，然而，不应将其理解为将本公开限制为特定的实施例，而是仅用于解释和理解。图1A示出了根据一些实施例的能够进行粗粒度/细粒度延迟调整的环形振荡器。图1B示出了根据一些实施例的示出针对不同的粗粒度调整和细粒度调整的频率和代码的曲线图。图2示出了根据本公开的一些实施例的基于计数器的频率测量装置。图3示出了根据本公开的一些实施例的具有耦接至环形振荡器的多相频率测量装置的时钟系统。图4示出了根据本公开的一些实施例的具有用于改善锁定时间的装置的锁相环(PLL)。图5A示出了示出传统PLL的锁定时间的时序图。图5B示出了根据一些实施例的示出使用多相频率测量装置的PLL的减小的锁定时间的时序图。图6示出了根据本公开的一些实施例的具有用于改善锁定时间的装置的PLL。图7示出了根据一些实施例的用于减少锁定时间的方法的流程图。图8示出了根据本公开的一些实施例的具有用于改善锁定时间的装置的芯片智能设备或计算机系统或SoC(片上系统)。具体实施方式为了节省功率，需要用于锁相环(PLL)的环形振荡器的较窄的调整范围，而其正好足以覆盖电压和温度(例如-40至125℃)漂移。为了覆盖较宽的频率范围，根据应用情况使用粗粒度调整。例如，用于诸如通用处理器之类的处理器的核心时钟的粗粒度调整范围可以在1.6GHz至4.0GHz的范围内，而细粒度调范围可以在+/-10％的范围内。在此，术语“粗粒度代码”是指用于以粗粒度的量校准或调整诸如通过电路元件的传播延迟的电参数的数字代码。相反，术语“细粒度代码”是指用于以比由粗粒度代码使用的粗粒度的量更小的量来校准或调整电参数的数字代码。通常，在应用细粒度代码之前将粗粒度代码应用至电路元件。参照粗/细属性的术语“调整”或“校准”通常是指调节粗粒度代码或细粒度代码的值。在此，术语“代码”是指两个或更多个比特的数字签名。校准环形振荡器的粗粒度调整/细粒度调整以选择正确的频带或目标频带可以直接影响锁相环PLL(或锁频环FLL)的锁定时间。锁定时间是一个性能参数，指示PLL或FLL何时已获得相对于参考时钟的相位和/或频率锁定。通常，当PLL被声明为锁定时，下游逻辑可以安全地使用PLL的输出。锁定时间可能会影响系统进入低功耗模式(例如睡眠状态)并返回活动模式(例如操作状态)以节省功率的频率。例如，在PLL宣告成功锁定之后，将宣告操作状态或活动状态。在某些低功耗状态下，PLL电源电压会降低或关闭，从而导致PLL失锁。为了重新获得锁定，PLL必须开始相位和频率调节，直到再次获得锁定为止。该过程耗时，并且直接影响处理器从低功耗状态进入操作状态的速度。当加速调节粗粒度/细粒度代码的调整过程以改善锁定时间时，可能导致精度损失。由于粗粒度/细粒度校准的加速而导致的频率调整不准确可能会导致较长的锁定时间(例如，周期滑动)或在极端情况下无法锁定。各个实施例通过多相频率测量来改善锁定时间。一些实施例描述了一种装置，该装置通过利用环形振荡器中可用的中间相位以相同的精度(如在长的或传统的频率测量时间的情况下)缩短频率测量时间。例如，监测来自环形振荡器中的各个延迟级或元件的中间相位以确定振荡器的频率。然后，将来自中间相位的该频率信息用于校准粗粒度代码，这导致朝着目标频率更快地调节振荡器频率。确定粗粒度代码后，调节细粒度代码以细调节振荡器频率以达到目标频率或所需频率。一些实施例直接示出了与环形振荡器中的级数成正比的锁定时间的改进。由于锁定时间主要由粗粒度调整决定，因此缩短的频率测量时间可以直接缩短PLL中的锁定时间。从各种实施例和附图，其他技术效果将变得明显。在以下描述中，讨论了许多细节以提供对本公开的实施例的更彻底的解释。然而，对于本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，以框图的形式而不是详细地示出了公知的结构和装置，以避免使本公开的实施例不清楚。注意，在实施例的相应附图中，信号用线表示。一些线可能更粗，以指示更多的组成信号路径，和/或在一个或多个末端具有箭头，以指示主要信息流向。这样的指示并不旨在是限制性的。而是，将这些线与一个或多个示例性实施例结合使用，以促进对电路或逻辑单元的更容易理解。如设计需要或倾向所指示的，任何表示的信号实际上可以包括一个或多个信号，这些信号可以沿任一方向传播，并且可以用任何合适类型的信号方案来实施。在整个说明书中以及在权利要求书中，术语“连接”是指被连接物体之间的直接连接，例如电连接、机械连接或磁连接，而没有任何中间设备。术语“耦接”是指通过一个或多个无源或有源中间设备的直接或间接连接，例如所连接的物体之间的直接电连接、机械连接或磁性连接或间接连接。术语“电路”或“模块”可以指被布置为彼此协作以提供期望功能的一个或多个无源和/或有源组件。术语“信号”可以指至少一个电流信号、电压信号、磁信号或数据/时钟信号。“一个”、“一种”和“该”的含义包括复数形式。“在...中”的含义包括“在...中”和“在...上”。术语“缩放”通常是指将设计(示意性和布局)从一种处理技术转换为另一种处理技术，并且随后减小其布局面积。术语“缩放”通常还指缩小同一技术节点内的布局和设备。术语“缩放”还可以指相对于另一参数(例如，电源电平)调节(例如，减慢或加速-即分别缩小或放大)信号频率。术语“基本上”、“接近”、“近似”、“靠近”和“大约”通常是指在目标值的+/-10％以内。除非另外指定，否则使用序数形容词“第一”、“第二”和“第三”等来描述一个共同的对象，仅表示相似对象的不同实例正在被引用和并非旨在暗示如此描述的对象必须在时间、空间、等级或任何其他方式上给定顺序。为了本公开的目的，短语“A和/或B”和“A或B”是指(A)，(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。在说明书和权利要求书中，术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“上方”、“下方”等(如果有)用于描述目的，而不一定用于描述永久性的相对位置。为了本公开的目的，等同地使用术语“自旋”和“磁矩”。更严格地讲，自旋的方向与磁矩的方向相反，并且粒子的电荷为负(例如在电子的情况下)。为了实施例的目的，此处描述的各种电路和逻辑框中的晶体管是金属氧化物半导本文档来自技高网...

【技术保护点】
1.一种装置，包括：/n振荡器，包括至少两个以环形形式耦接在一起的延迟电路，其中每个延迟电路具有可调节的传播延迟；/n第一计数器，耦接到所述至少两个延迟电路的第一延迟电路的输出；和/n第二计数器，耦接到所述至少两个延迟电路的第二延迟电路的输出，其中，根据所述第一计数器和第二计数器的输出来调节所述至少两个延迟电路的延迟。/n

【技术特征摘要】
【国外来华专利技术】20170707 US 62/530,0631.一种装置，包括：
振荡器，包括至少两个以环形形式耦接在一起的延迟电路，其中每个延迟电路具有可调节的传播延迟；
第一计数器，耦接到所述至少两个延迟电路的第一延迟电路的输出；和
第二计数器，耦接到所述至少两个延迟电路的第二延迟电路的输出，其中，根据所述第一计数器和第二计数器的输出来调节所述至少两个延迟电路的延迟。


2.根据权利要求1所述的装置，其中每个延迟电路包括控制所述延迟电路的第一延迟的第一电路和控制所述延迟电路的第二延迟的第二电路，其中所述第一延迟大于所述第二延迟。


3.根据权利要求1所述的装置，包括：
第一时序电路，耦接到所述第一计数器的输出；和
第二时序电路，耦接到所述第二计数器的输出。


4.根据权利要求3所述的装置，包括耦接到所述第一时序电路和第二时序电路的分频器，其中，所述分频器提供时钟以对所述第一时序电路和第二时序电路的输入进行采样。


5.根据权利要求1所述的装置，包含用以产生所述第一时序电路和第二时序电路的输出的平均值的逻辑。


6.根据权利要求1所述的装置，包括耦接到所述振荡器的输出的分频器。


7.根据权利要求6所述的装置，包括耦接到所述振荡器的输出的相位检测器、相位频率检测器或时间-数字转换器中的一个。


8.根据权利要求7所述的装置，包括耦接到所述相位频率检测器的输出的锁定检测器。


9.根据权利要求8所述的装置，包括环路滤波器，以接收所述相位频率检测器的输出，其中所述环路滤波器的输出耦接到所述振荡器。


10.根据权利要求9所述的装置，其中，所述环路滤波器的输出用于将每个延迟电路的延迟调节第一延迟量，其中，所述第一计数器和第二计数器的输出用于将每个延迟电路的延迟调节第二延迟量，其中所述第一延迟量短于所述第二延迟量。


11.一种装置，包括：
环形振荡器，包括至少两个延迟级，其中每个延迟级具有可控制的延迟；和
多相频率监测器，耦接到所述环形振荡器，用于监测所述环形振荡器的至少两个延迟级的输出处的频率。


12.根据权利要求11所述的装置，其中，所述多相频率监测器包括对所述至少两个延迟级的相应频率进行计数的至少两个计数器。


13.根据权利要求11所述的装置，包括用于基于所述至少两个延迟级的相应频率来产生平均频率的逻辑。<...

【专利技术属性】
技术研发人员：W·李，M·纳斯罗拉西，K·恩谷因，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US