高电子迁移率晶体管装置及其制造方法制造方法及图纸

一种高电子迁移率晶体管装置及其制造方法，高电子迁移率晶体管装置包含衬底；超晶格缓冲层设置于衬底上方，其中超晶格缓冲层包含多组交替层，每组交替层包含交错排列的至少一AlN层和至少一Al

【技术实现步骤摘要】
高电子迁移率晶体管装置及其制造方法
本专利技术是有关于一种半导体制造技术，特别是有关于高电子迁移率晶体管装置及其制造方法。
技术介绍
高电子迁移率晶体管(highelectronmobilitytransistor，HEMT)，又称为异质结构场效应晶体管(heterostructureFET，HFET)或调变掺杂场效应晶体管(modulation-dopedFET，MODFET)，为一种场效应晶体管(fieldeffecttransistor，FET)，其由具有不同能隙(energygap)的半导体材料组成。在邻近不同半导体材料的所形成界面处会产生二维电子气(twodimensionalelectrongas，2DEG)层。由于二维电子气的高电子移动性，高电子迁移率晶体管可以具有高击穿电压、高电子迁移率、低导通电阻与低输入电容等优点，因而适合用于高功率元件上。然而，由于衬底材料与半导体层材料不同，两者间具有晶格差异、热膨胀系数不同等问题，容易导致高电子迁移率晶体管中的结构变形，因此会在衬底和半导体层之间设置缓冲层，以缓解此结构变形及其可能导致的缺陷。为了使现有的高电子迁移率晶体管在各方面获得改善，例如形成晶体性质更好的半导体层以及降低制造成本，仍需持续改善缓冲层的设置。
技术实现思路
根据本专利技术的一些实施例，提供高电子迁移率晶体管装置。此装置包含衬底；超晶格缓冲层设置于衬底上方，其中超晶格缓冲层包含多组交替层，每组交替层包含交错排列的至少一AlN(氮化铝)层和至少一AlxGa(1-x)N层，其中0≤x<1；渐变式缓冲层设置于衬底上方，其中渐变式缓冲层包含多个AlyGa(1-y)N层，其中0≤y<1；以及通道层设置于渐变式缓冲层上方。在一些实施例中，在每组交替层中，这些AlxGa(1-x)N层具有相同的x值。在一些实施例中，对不同组交替层而言，这些AlxGa(1-x)N层具有不同的x值。在一些实施例中，邻近衬底的这组交替层的这些AlxGa(1-x)N层的x值大于远离衬底的这组交替层的这些AlxGa(1-x)N层的x值。在一些实施例中，在每组交替层中，AlN层的厚度在1nm至20nm的范围，且AlxGa(1-x)N层的厚度在5nm至100nm的范围。在一些实施例中，AlxGa(1-x)N层的厚度对AlN层的厚度的比值在3至10的范围。在一些实施例中，这些AlyGa(1-y)N层中的每一个的厚度在50nm至500nm的范围。在一些实施例中，邻近衬底的AlyGa(1-y)N层的y值大于远离衬底的AlyGa(1-y)N层的y值。在一些实施例中，渐变式缓冲层设置于超晶格缓冲层上方。在一些实施例中，高电子迁移率晶体管装置更包含成核层，设置于衬底和超晶格缓冲层之间，其中成核层包含氮化铝、氮化铝镓或前述的组合。在一些实施例中，高电子迁移率晶体管装置更包含阻障层，设置于通道层上方；以及源极、漏极、栅极，设置于阻障层上方。根据本专利技术的一些实施例，提供高电子迁移率晶体管装置的制造方法。此方法包含：形成衬底；在衬底上方形成超晶格缓冲层，其中超晶格缓冲层包含多组交替层，每组交替层包含交错排列的至少一AlN层和至少一AlxGa(1-x)N层，其中0≤x<1；在衬底上方形成渐变式缓冲层，其中渐变式缓冲层包含多个AlyGa(1-y)N层，其中0≤y<1；以及在渐变式缓冲层上方形成通道层。在一些实施例中，在每组交替层中，这些AlxGa(1-x)N层具有相同的x值。在一些实施例中，对不同组交替层而言，这些AlxGa(1-x)N层具有不同的x值。在一些实施例中，邻近衬底的这组交替层的这些AlxGa(1-x)N层的x值大于远离衬底的这组交替层的这些AlxGa(1-x)N层的x值。在一些实施例中，在每组交替层中，AlN层的厚度在1nm至20nm的范围，AlxGa(1-x)N层的厚度在5nm至100nm的范围，且AlxGa(1-x)N层的厚度对AlN层的厚度的比值在3至10的范围。在一些实施例中，这些AlyGa(1-y)N层中的每一个的厚度在50nm至500nm的范围。在一些实施例中，邻近衬底的AlyGa(1-y)N层的y值大于远离衬底的AlyGa(1-y)N层的y值。在一些实施例中，渐变式缓冲层形成于超晶格缓冲层上方。在一些实施例中，高电子迁移率晶体管装置的制造方法更包含在衬底和超晶格缓冲层之间形成成核层，其中成核层包含氮化铝、氮化铝镓(AlGaN)或前述的组合。本专利技术能够在提高产能的同时，改善高电子迁移率晶体管装置的效能和良率。附图说明以下将配合所附图式详述本专利技术的实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本专利技术的特征。图1至图5是根据一些实施例绘示在制造高电子迁移率晶体管装置的各个阶段的剖面示意图。附图标号：100～高电子迁移率晶体管装置；110～衬底；120～成核层；130～超晶格缓冲层(superlatticebufferlayer)；132～第一组交替层；132a、134a、136a～AlxGa(1-x)N层；132b、134b、136b～AlN层；134～第二组交替层(alternatinglayers)；136～第三组交替层；140～渐变式缓冲层(gradientbufferlayer)；142～第一AlyGa(1-y)N层；144～第二AlyGa(1-y)N层；146～第三AlyGa(1-y)N层；150～通道层(channellayer)；152～二维电子气；160～阻障层；170～源极；180～栅极；190～漏极。具体实施方式以下概述一些实施例，以使得本领域技术人员可以更容易理解本专利技术，但这些实施例并非用于限制本专利技术。可以理解的是，本领域技术人员可以根据需求，调整以下描述的实施例，例如改变制造顺序及/或包含比在此描述的更多或更少步骤。此外，还可以在以下叙述的实施例的基础上添加其他元件，举例来说，「在第一元件上形成第二元件」的描述可能包含第一元件与第二元件直接接触的实施例，也可能包含第一元件与第二元件之间具有其他元件，使得第一元件与第二元件不直接接触的实施例，并且第一元件与第二元件的上下关系可能随着装置在不同方位操作或使用而改变。以下根据本专利技术的一些实施例，描述在高电子迁移率晶体管装置的衬底和通道层之间设置超晶格缓冲层和渐变式缓冲层，以在提高产能的同时，改善高电子迁移率晶体管装置的效能和良率。图1至图5是根据一些实施例绘示在制造高电子迁移率晶体管装置100的各个阶段的剖面示意图。如图1所示，高电子迁移率晶体管装置100包含衬底110，衬底110可以本文档来自技高网...

【技术保护点】
1.一种高电子迁移率晶体管装置，其特征在于，包括：/n一衬底；/n一超晶格缓冲层，设置于所述衬底上方，其中所述超晶格缓冲层包括多组交替层，每组交替层包括交错排列的至少一AlN层和至少一Al

【技术特征摘要】
1.一种高电子迁移率晶体管装置，其特征在于，包括：
一衬底；
一超晶格缓冲层，设置于所述衬底上方，其中所述超晶格缓冲层包括多组交替层，每组交替层包括交错排列的至少一AlN层和至少一AlxGa(1-x)N层，其中0≤x<1；
一渐变式缓冲层，设置于所述衬底上方，其中所述渐变式缓冲层包括多个AlyGa(1-y)N层，其中0≤y<1；以及
一通道层，设置于所述渐变式缓冲层上方。


2.根据权利要求1所述的高电子迁移率晶体管装置，其特征在于，在每组交替层中，所述AlxGa(1-x)N层具有相同的x值。


3.根据权利要求1所述的高电子迁移率晶体管装置，其特征在于，对不同组交替层而言，所述AlxGa(1-x)N层具有不同的x值。


4.根据权利要求3所述的高电子迁移率晶体管装置，其特征在于，邻近所述衬底的所述交替层的所述AlxGa(1-x)N层的x值大于远离所述衬底的所述交替层的所述AlxGa(1-x)N层的x值。


5.根据权利要求1所述的高电子迁移率晶体管装置，其特征在于，在每组交替层中，所述AlN层的厚度在1nm至20nm的范围，且所述AlxGa(1-x)N层的厚度在5nm至100nm的范围。


6.根据权利要求1所述的高电子迁移率晶体管装置，其特征在于，所述AlxGa(1-x)N层的厚度对所述AlN层的厚度的比值在3至10的范围。


7.根据权利要求1所述的高电子迁移率晶体管装置，其特征在于，所述AlyGa(1-y)N层中的每一个的厚度在50nm至500nm的范围。


8.根据权利要求1所述的高电子迁移率晶体管装置，其特征在于，邻近所述衬底的所述AlyGa(1-y)N层的y值大于远离所述衬底的所述AlyGa(1-y)N层的y值。


9.根据权利要求1所述的高电子迁移率晶体管装置，其特征在于，所述渐变式缓冲层设置于所述超晶格缓冲层上方。


10.根据权利要求1所述的高电子迁移率晶体管装置，其特征在于，更包括一成核层，设置于所述衬底和所述超晶格缓冲层之间，其中所述成核层包括氮化铝、氮化铝镓或二者的组合。


11.根据权利要求10所述的高电子迁移率晶体管装置，其特征在于，更包括：
一阻障层，设置于所述通...

【专利技术属性】
技术研发人员：谢祁峰，王端玮，孙健仁，
申请(专利权)人：世界先进积体电路股份有限公司，
类型：发明
国别省市：中国台湾;71