半导体器件及制造方法技术

根据本申请的实施例，提供了半导体器件。该半导体器件具有半导体层，该半导体层包括源极/漏极区、半导体层上方的第一磁性层、以及在源极/漏极区上方并与第一磁性层相邻的第一介电层。半导体器件具有延伸穿过第一介电层的金属结构、在金属结构上方的第二磁性层、以及在第一磁性层上方并与第一介电层相邻的第二介电层。另外，本申请的实施例还提供了其他半导体器件以及形成半导体器件的方法。

Semiconductor devices and manufacturing methods

【技术实现步骤摘要】
半导体器件及制造方法
本申请的实施例涉及半导体领域，并且更具体地，涉及半导体器件及其制造方法。
技术介绍
磁随机存取存储器(MRAM)是用于存储数据的技术。MRAM基于MRAM单元内的磁隧道结(MTJ)器件的电阻来存储数据。MTJ器件通常包括由绝缘体层分开的两个磁性层。通过改变MTJ器件的一个磁性层的磁场方向将数据写入MRAM单元。磁场方向影响MTJ器件的电阻，从而存储写入的数据。
技术实现思路
根据本申请的实施例，提供了一种半导体器件，包括：包括源极/漏极区的半导体层；所述半导体层上方的第一磁性层；所述源极/漏极区上方并与所述第一磁性层相邻的第一介电层；延伸穿过所述第一介电层的金属结构；所述金属结构上方的第二磁性层；以及在所述第一磁性层上方并与所述第一介电层相邻的第二介电层。根据本申请的实施例，提供了一种半导体器件，包括：包括源极/漏极区的半导体层；所述半导体层上方的第一介电层；所述源极/漏极区上方并与所述第一介电层相邻的第一磁性层；在所述第一介电层上方的第二介电层，其中限定界面，其中所述第二介电层接触所述第一介电层；以及所述第一磁性层上方并与所述第二介电层相邻的电极。根据本申请的实施例，提供了一种形成半导体器件的方法，包括：在源极/漏极区上方形成第一介电层；在所述源极/漏极区上方的所述第一介电层中形成第一开口；在所述第一开口中形成金属结构；去除所述第一介电层的第一部分，同时保持所述第一介电层的位于所述金属结构下面的第二部分；以及在包括所述源极/漏极区的半导体层上方形成第一磁性层，其中所述第一磁性层与所述第一介电层的所述第二部分相邻。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1至图8是根据一个或多个实施例的处于各个制造阶段的半导体器件的图示。图9至图17是根据一个或多个实施例的处于各个制造阶段的半导体器件的图示。图18至图28是根据一个或多个实施例的处于各个制造阶段的半导体器件的图示。具体实施例以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。在下面描述元件和布置的特定实例以简化本专利技术。当然这些仅是实例并不旨在限定。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施方式，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施方式。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。本文提供了一种或多种用于制造半导体器件的技术。在一些实施例中，半导体器件包括MRAM的MTJ器件。转到图1，在衬底101上形成半导体器件100中的至少一些。在一些实施例中，衬底101包括外延层、绝缘体上硅(SOI)结构、晶圆或由晶圆所形成的管芯的至少一个。在一些实施例中，衬底101包括硅、锗、碳化物、镓、砷化物、锗、砷、铟、氧化物、蓝宝石、或其他合适材料中的至少一种。在一些实施例中，衬底101是p型衬底(P衬底)或n型衬底(N衬底)中的至少一种。在一些实施例中，衬底101包括掺杂外延层、梯度半导体层、或多个半导体层中的至少一个，其中半导体层的一层或多层与多个半导体层中的另一层是不同类型。在一些实施例中，衬底101包括p阱或n阱中的至少一个。根据一些实施例，衬底101包括绝缘体层。在一些实施例中，绝缘体层包括氧化硅、蓝宝石、或其他合适材料中的至少一种。在一些实施例中，绝缘体层包括掩埋氧化物层(BOX)。在一些实施例中，绝缘体层通过注入、氧化、沉积、或其他合适的技术中的至少一种形成。在一些实施例中，绝缘体层是SOI结构的组件。仍然参考图1，在衬底101中形成第一源极/漏极区102a和第二源极/漏极区102b。第一源极/漏极区102a通过诸如第一通孔的导电构件108a耦合到第一接触件110a。第二源极/漏极区102b通过诸如第二通孔的导电构件108b耦合到第二接触件110b。在一些实施例中，第一源极/漏极区102a或第二源极/漏极区102b中的至少一个通过离子注入、原位掺杂、或其他合适的技术中的至少一种形成。在衬底101上方形成包括栅电极的栅极堆叠件104。在衬底101、栅极堆叠件104、第一源极/漏极区102a、或第二源极/漏极区102b中的至少一个上方形成第一介电层106。根据一些实施例，第一介电层106通过物理气相沉积(PVD)、溅射、化学气相沉积(CVD)、低压CVD(LPCVD)、原子层化学气相沉积(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)、分子束外延(MBE)、液相外延(LPE)、或其他合适的技术中的一种形成。在一些实施例中，第一介电层106包括金属氮化物、高k电介质、稀土氧化物、稀土氧化物的铝酸盐、稀土氧化物的硅酸盐、或其他合适的材料中的至少一种。根据一些实施例，第一介电层106包括SiN、SiO2、Si3N4、TiO2、Ta2O5、ZrO2、Y2O3、La2O5、HfO2、或其他合适材料中的至少一种。根据一些实施例，在第一介电层106中，诸如通过蚀刻，形成一个或多个开口，并且在一个或多个开口中的至少一个中形成第一接触件110a、导电构件108a、第二接触件110b、或导电构件108b中的至少一个。仍然参考图1，在第一介电层106上方形成蚀刻停止层112。在一些实施例中，通过PVD、溅射、CVD、LPCVD、ALCVD、UHVCVD、RPCVD、MBE、LPE、或其他合适的技术中的至少一种形成蚀刻停止层112。在一些实施例中，蚀刻停止层112包括氮氧化硅(SiON)、SiN、SiC、碳掺杂的氧化硅、或其他合适的材料中的至少一种。仍然参考图1，在蚀刻停止层112上方形成第二介电层114。根据一些实施例，通过PVD、溅射、CVD、LPCVD、ALCVD、UHVCVD、RPCVD、MBE、LPE、或其他合适的技术中的至少一种形成第二介电层114。在一些实施例中，第二介电层114包括金属氮化物、高k电介质、稀土氧化物、稀土氧化物的铝酸盐、稀土氧化物的硅酸盐、或其他合适的材料中的至少一种。根据一些实施例，第二介电层114包括SiN、SiO2、Si3N4、TiO2、Ta2O5、ZrO2、Y2O3、La2O5、HfO2、或其他合适材料中的至少一种。参考图2，根据一些实施例，图案化第二介本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n包括源极/漏极区的半导体层；/n所述半导体层上方的第一磁性层；/n所述源极/漏极区上方并与所述第一磁性层相邻的第一介电层；/n延伸穿过所述第一介电层的金属结构；/n所述金属结构上方的第二磁性层；以及/n在所述第一磁性层上方并与所述第一介电层相邻的第二介电层。/n

【技术特征摘要】
20181031 US 62/753,187;20190501 US 16/400,4391.一种半导体器件，包括：
包括源极/漏极区的半导体层；
所述半导体层上方的第一磁性层；
所述源极/漏极区上方并与所述第一磁性层相邻的第一介电层；
延伸穿过所述第一介电层的金属结构；
所述金属结构上方的第二磁性层；以及
在所述第一磁性层上方并与所述第一介电层相邻的第二介电层。


2.根据权利要求1所述的半导体器件，其中所述第一磁性层和所述第二磁性层具有相同的材料成分。


3.根据权利要求1所述的半导体器件，其中所述第二介电层与所述第二磁性层相邻。


4.根据权利要求1所述的半导体器件，其中所述第一介电层的侧壁接触所述第一磁性层的侧壁和所述第二介电层的侧壁。


5.根据权利要求1所述的半导体器件，还包括：
所述第二磁性层上方并与所述第二介电层相邻的电极。


6.根据权利要求1所述的半导体器件，还包括：
所述第一磁性层上方的隧道层；以及
所述隧道层上方的第三磁性层，其中所述第一磁性层、所述隧道层、...

【专利技术属性】
技术研发人员：牛宝华，陈大受，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71