半导体器件及其制造方法和系统技术方案

一种生成包括第一金属化层级(M_lst层级)的布局图的方法包括：在布局图中识别填充单元和基本上邻接填充单元的第一功能单元；第一功能单元包括第一和第二侧边界、M_lst层级中的第一布线图案，并且表示第一功能单元区域中的相应的第一导体；并且切割图案的第一组和第二组位于第一布线图案的相应部分上面，并且与相应的第一和第二侧边界基本对准；调整第二组的相应的一个或多个选择的切割图案的一个或多个位置，从而相应地延长一个或多个选择的第一布线图案，以便成为跨越第一功能单元的第二边界延伸到填充单元中的相应的第一延长布线图案。本发明专利技术的实施例还涉及半导体器件及其制造方法和系统。

Semiconductor devices and their manufacturing methods and systems

【技术实现步骤摘要】
半导体器件及其制造方法和系统
本专利技术的实施例涉及半导体器件及其制造方法和系统。
技术介绍
集成电路(“IC”)包括一个或多个半导体器件。表示半导体器件的一种方式是利用称为布局图的平面图。布局图是在设计规则的上下文中生成的。一组设计规则对布局图中的相应图案的布置施加了约束，例如地理/空间约束、连接性约束等。通常，一组设计规则包括与相邻或邻接单元中的图案之间的间距和其他相互作用有关的设计规则的子集，其中，图案表示金属化层中的导体。通常，一组设计规则特定于工艺节点，通过该工艺节点将基于所得的布局图来制造半导体器件。设计规则集补偿了相应工艺节点的可变性。这种补偿增加了由布局图产生的实际半导体器件将成为虚拟器件的可接受的对应物的可能性，其中布局图基于该虚拟器件。
技术实现思路
本专利技术的实施例提供了一种制造半导体器件的方法，所述方法包括，对于存储在非暂时性计算机可读介质上并且包括第一金属化层级(M_1st层级)的布局图，所述第一金属化层级表示所述半导体器件中的第一金属化层，生成所述布局图包括：在所述布局图中识别填充单元和在第一方向上邻接所述填充单元的第一功能单元，所述填充单元和所述第一功能单元表示所述半导体器件中的相应的非功能单元区域和第一功能单元区域；所述第一功能单元包括：相对于所述第一方向的第一边界和第二边界，所述第一边界和所述第二边界分别是所述第一侧边界和所述第二侧边界，所述第二侧边界邻接所述填充单元；第一布线图案，在所述第一方向上在所述第一金属化层级中延伸，并且表示所述第一功能单元区域中的相应的第一导体；和切割图案的第一组和第二组，位于所述第一布线图案的相应部分上面，并且所述第一组与所述第二侧边界重叠；在所述第一方向上调整所述第二组的相应的一个或多个选择的切割图案的一个或多个位置，从而相应地延长一个或多个选择的第一布线图案，以便成为跨越所述第一功能单元的所述第二边界延伸到所述填充单元中的相应的第一延长布线图案；并且其中，每个侧边界在垂直于所述第一方向的第二方向上延伸。本专利技术的另一实施例提供了一种用于制造半导体器件的系统，所述系统包括：至少一个处理器；以及至少一个存储器，包括用于一个或多个程序的计算机程序代码；其中，所述至少一个存储器、所述计算机程序代码和所述至少一个处理器配置为使得所述系统针对存储在非暂时性计算机可读介质上并且包括第一金属化层级(M_1st层级)和第一互连层级(VIA_1st层级)的布局图执行，所述第一金属化层级和所述第一互连层级相应地表示所述半导体器件中的第一金属化层和上面的第一互连层，生成所述布局图包括：在所述布局图中识别填充单元和在第一方向上邻接所述填充单元的第一功能单元，所述填充单元和所述第一功能单元表示所述半导体器件中的相应的非功能单元区域和第一功能单元区域；所述第一功能单元包括：相对于所述第一方向的第一边界和第二边界，所述第一边界和所述第二边界分别是所述第一侧边界和所述第二侧边界，所述第二侧边界邻接所述填充单元；第一布线图案，在所述第一方向上在所述第一金属化层级中延伸，并且表示所述第一功能单元区域中的相应的第一导体；和切割图案的第一组和第二组，位于所述第一布线图案的相应部分上面，并且所述第一组与所述第二侧边界重叠；在所述第一方向上调整所述第二组的相应一个或多个选择的切割图案的一个或多个位置，从而相应地延长一个或多个选择的第一布线图案，从而成为跨越所述第一功能单元的所述第二边界延伸到所述填充单元中的相应的第一延长布线图案；生成所述第一互连层级中的第一通孔图案；和将所述第一通孔图案相应地定位在所述第一延长布线图案中的相应的第一个上方，使得所述第一通孔图案位于所述填充单元中；并且其中，每个侧边界在垂直于所述第一方向的第二方向上延伸。本专利技术的又一实施例提供了一种半导体器件，包括：第一金属化层(M_1st层)，位于所述半导体器件中；以及填充单元区域和第一功能单元区域，所述第一功能单元区域在所述第一方向上邻接所述填充单元区域；并且其中：所述第一功能单元区域包括：第一导体，在所述第一方向上在所述第一金属化层中延伸；所述第一功能单元区域还包括：第一导电结构，将所述第一导体中的第一个耦合至晶体管的源极/漏极区域；或者第二导电结构，将所述第一导体中的第二个耦合至所述晶体管的栅极结构；所述第一导体中的一个或多个选择的第一导体相对于所述第一方向是延长的，从而延伸超出所述第一功能单元区域并且进入所述填充单元区域；并且所述填充单元区域不包括：第三导电结构，将所述第一金属化层中的导电段耦合至晶体管的源极/漏极区域；第四导电结构，将所述第一金属化层中的导电段耦合至所述晶体管的栅极结构。附图说明在附图中，通过示例示出一个或多个实施例，但不用于限制，其中，在整个说明书中，具有相同数字标号的元件表示相同的元件。除非另有说明，附图不按比例绘制。图1是根据本专利技术的至少一个实施例的半导体器件的框图。图2A至图2G是根据一些实施例的相应的布局图。图3A是根据一些实施例的流程图。图3B至图3E是根据一些实施例的示出改进的相应曲线图。图4A至图4B是根据一些实施例的半导体器件的单元区域的相应部分的相应截面。图5是根据一些实施例的生成布局图的方法的流程图。图6A至图6C是根据一些实施例的生成布局图的相应方法的相应流程图。图7是根据一些实施例的电子设计自动化(EDA)系统的框图。图8是根据一些实施例的半导体器件制造系统以及与其相关联的IC制造流程的框图。图9示出了制造系统的框图。图10A至图10B示出了掩模制造方法的流程图。图11示出了控制掩模制造的方法的流程图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术在各个示例中可以重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。在一些实施例中，第一功能单元在第一金属化层级(M_1st层级)中具有第一布线图案。在填充单元邻接第一功能单元的地方，填充单元延伸技术调整切割图案的位置，效果是相应地延长一个或多个选定的第一布线图案以延伸跨过第一功能单元的第二边界进入填充单元。在一些实施例中，对于典型本文档来自技高网...

【技术保护点】
1.一种制造半导体器件的方法，所述方法包括，对于存储在非暂时性计算机可读介质上并且包括第一金属化层级(M_1st层级)的布局图，所述第一金属化层级表示所述半导体器件中的第一金属化层，生成所述布局图包括：/n在所述布局图中识别填充单元和在第一方向上邻接所述填充单元的第一功能单元，所述填充单元和所述第一功能单元表示所述半导体器件中的相应的非功能单元区域和第一功能单元区域；/n所述第一功能单元包括：/n相对于所述第一方向的第一边界和第二边界，所述第一边界和所述第二边界分别是所述第一侧边界和所述第二侧边界，所述第二侧边界邻接所述填充单元；/n第一布线图案，在所述第一方向上在所述第一金属化层级中延伸，并且表示所述第一功能单元区域中的相应的第一导体；和/n切割图案的第一组和第二组，位于所述第一布线图案的相应部分上面，并且所述第一组与所述第二侧边界重叠；/n在所述第一方向上调整所述第二组的相应的一个或多个选择的切割图案的一个或多个位置，从而相应地延长一个或多个选择的第一布线图案，以便成为跨越所述第一功能单元的所述第二边界延伸到所述填充单元中的相应的第一延长布线图案；并且/n其中，每个侧边界在垂直于所述第一方向的第二方向上延伸。/n...

【技术特征摘要】
20181031 US 62/753,269;20191024 US 16/662,8271.一种制造半导体器件的方法，所述方法包括，对于存储在非暂时性计算机可读介质上并且包括第一金属化层级(M_1st层级)的布局图，所述第一金属化层级表示所述半导体器件中的第一金属化层，生成所述布局图包括：
在所述布局图中识别填充单元和在第一方向上邻接所述填充单元的第一功能单元，所述填充单元和所述第一功能单元表示所述半导体器件中的相应的非功能单元区域和第一功能单元区域；
所述第一功能单元包括：
相对于所述第一方向的第一边界和第二边界，所述第一边界和所述第二边界分别是所述第一侧边界和所述第二侧边界，所述第二侧边界邻接所述填充单元；
第一布线图案，在所述第一方向上在所述第一金属化层级中延伸，并且表示所述第一功能单元区域中的相应的第一导体；和
切割图案的第一组和第二组，位于所述第一布线图案的相应部分上面，并且所述第一组与所述第二侧边界重叠；
在所述第一方向上调整所述第二组的相应的一个或多个选择的切割图案的一个或多个位置，从而相应地延长一个或多个选择的第一布线图案，以便成为跨越所述第一功能单元的所述第二边界延伸到所述填充单元中的相应的第一延长布线图案；并且
其中，每个侧边界在垂直于所述第一方向的第二方向上延伸。


2.根据权利要求1所述的方法，还包括：
基于所述布局图，至少以下之一：
(A)进行一次或多次光刻曝光；
(B)制造一个或多个半导体掩模；或者
(C)在半导体集成电路的层中制造至少一个组件。


3.根据权利要求1所述的方法，其中：
所述布局图还包括第一互连层级(VIA_1st层级)，位于所述第一金属化层级上面，并且表示位于所述半导体器件中的所述第一金属化层上面的第一互连层；并且
生成所述布局图还包括：
生成所述第一互连层级中的第一通孔图案；和
将所述第一通孔图案相应地定位在所述第一延长布线图案中的相应的第一个上方，使得所述第一通孔图案位于所述填充单元中。


4.根据权利要求3所述的方法，其中：
所述布局图还包括：第二金属化层级(M_2nd层级)，位于所述第一互连层级上面，并且表示位于所述半导体器件中的所述第一互连层上面的第二互连层；并且
生成所述布局图还包括：
生成在所述第二方向上延伸的所述第二金属化层级中的第二布线图案；以及
将所述第二布线图案相应地定位在所述第一通孔图案上方，使得所述第二布线图案位于所述填充单元中。


5.根据权利要求4所述的方法，其中：
所述填充单元在所述第一方向上的尺寸是一个接触多晶硅节距(CPP)。


6.根据权利要求4所述的方法，其中：
所述填充单元在所述第一方向上的尺寸是接触多晶硅节距(CPP)的至少两倍；并且
生成所述布局图还包括：
生成所述第一互连层级中的第二通孔图案；和
将所述第二通孔图案相应地定位在所述第一延长布线图案中的相应第二个上方，使得所述第二通孔图案位于所述填充单元中；
生成在...

【专利技术属性】
技术研发人员：黄博祥，刘钦洲，陈胜雄，张丰愿，庄惠中，汪孟学，郑仪侃，陈俊臣，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71