半导体器件及其制备方法技术

本发明专利技术提供了一种半导体器件及其制备方法，涉及半导体技术领域。本发明专利技术实施例中的半导体器件通过调节器件的外延结构,对传统器件的电子浓度分布进行调制，改变传统的电子浓度峰值位置，将半导体层中的电子浓度峰值位置从沟道层和势垒层的界面处向靠近过渡层方向移动，并使得半导体沟道层中的电子分布函数交叠，沟道势阱内形成较多的可被电子占据的分立能级，最终扩展成为具有一定宽度的类方形电子沟道势阱，从而有效的改善了器件的线性度等性能。

【技术实现步骤摘要】
半导体器件及其制备方法
本专利技术涉及半导体
，具体而言，涉及一种半导体器件及其制备方法。
技术介绍
GaN(氮化镓)半导体器件具有禁带宽度大、电子迁移率高、击穿场强高、耐高温等显著优点，与第一代半导体硅和第二代半导体砷化镓相比，更适合制作高温、高压、高频和大功率的电子器件，具有广阔的应用前景。AlGaN/GaNHEMT(HighElectronMobilityTransistor，高电子迁移率晶体管)最重要的优势在于适合用于高频、高功率的微波器件中，具有较大的应用前景，这些广泛的应用前景主要是因为随着信号动态范围的增大，对基站电路中功率放大器的线性度要求也越来越高，但是传统AlGaN/GaNHEMT结构的跨导呈现典型的峰值特性，即跨导在高电流下，会严重退化，从而导致信号传输失真。部分研究表明：在高场下，材料界面的散射会导致载流子迁移率的降低，从而影响器件的线性度，器件栅下沟道内载流子浓度随栅压变化的快慢程度也会影响器件的线性度。
技术实现思路
有鉴于此，本专利技术提供了一种半导体器件及其制备方法。本专利技术提供的技术方案如下：一种半导体器件，其特征在于，包括：衬底；位于所述衬底一侧的半导体层；所述半导体层包括位于衬底一侧的沟道层，位于所述沟道层远离衬底一侧的势垒层，；位于所述势垒层远离所述沟道层一侧的源极、栅极和漏极，所述栅极位于所述源极和漏极之间；所述沟道层与所述势垒层的界面处形成二维电子层；所述半导体层还包括位于所述沟道层靠近衬底一侧的过渡层；所述半导体层内的电子浓度峰值位于半导体层远离所述沟道层和所述势垒层界面且靠近衬底一侧的下方。进一步地，所述过渡层上下表面之间的中间层面与所述沟道层与势垒层界面处的二维电子气层的距离小于等于15nm。进一步地，所述过渡层、沟道层和势垒层的禁带宽度不同。进一步地，所述半导体层还包括位于过渡层靠近所述衬底一侧的背势垒层，所述背势垒层的禁带宽度大于过渡层的禁带宽度。进一步地，所述背势垒层的厚度大于10nm。进一步地，所述半导体器件还包括位于势垒层远离衬底一侧的介质层。进一步地，所述势垒层为AlxGa1-xN，其中，0＜x＜0.3，所述沟道层为GaN，所述氮化物过渡层为InGaN。进一步地，所述势垒层为AlxGa1-xN，所述沟道层为AlYGa1-YN，其中，0＜y＜x＜0.3，所述过渡层为GaN或者InGaN。进一步地，所述过渡层为n掺杂材料，其掺杂浓度大于1e17cm-3。本专利技术还提供一种半导体器件的制备方法，其特征在于，包括：提供一衬底；基于所述衬底制作缓冲层；在所述缓冲层远离所述衬底一侧制作过渡层；在所述过渡层远离所述衬底一侧制作沟道层；在所述沟道层远离所述衬底一侧制作势垒层；在所述势垒层远离所述沟道层一侧制作源极、栅极和漏极，所述栅极位于所述源极和漏极之间；所述过渡层、沟道层和势垒层组成半导体层，所述半导体层内的电子浓度峰值位于半导体层远离所述沟道层和所述势垒层界面且靠近衬底一侧的下方。进一步地，该方法还包括：在形成所述过渡层之前，在缓冲层远离所述衬底一侧制作背势垒层。本专利技术实施例中的半导体器件通过合理改善器件外延结构，将传统器件的电子浓度分布进行调制。在本专利技术中首先，电子峰值浓度在沟道的中间，相对于传统沟道距离界面较远，从而可以有效的改善器件在高场下出现的界面散射效应；其次半导体层中电子分布函数交叠导致势阱内具有较多的可被电子占据的分立能级，从而栅下沟道内电子随栅压变化更加均匀；最后，背势垒层可以提高所述过渡层与所述缓冲层之间的能级差，从而降低极化电场对电子沟道迁移率的影响，从而有效的改善了器件的线性度等性能。为使本专利技术的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本专利技术的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。图1为现有技术中半导体器件的剖面结构示意图。图2为现有技术中器件跨导曲线的示意图。图3为本专利技术实施例一器件的剖面结构示意图。图4为本专利技术实施例一与传统半导体器件沟道的能带示意图。图5为本专利技术实施例二器件的剖面结构示意图。图6为本专利技术实施例二中器件跨导曲线的示意图。图7为本专利技术实施例提供的一种半导体器件的制备方法的流程图。图标：10-半导体器件；101-衬底；102-缓冲层；103-背势垒层；104-过渡层；105-沟道层；106-势垒层；107-介质层；108-源极；109-栅极；110-漏极。具体实施方式下面将结合本专利技术实施例中附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本专利技术实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本专利技术的实施例的详细描述并非旨在限制要求保护的本专利技术的范围，而是仅仅表示本专利技术的选定实施例。基于本专利技术的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本专利技术保护的范围。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本专利技术的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。专利技术人发现，为了改善半导体器件的线性度，通常可以采用双沟道或多沟道结构器件，但是双沟道或多沟道结构会导致器件阈值电压发生较大变化，而且造成器件沟道热阻增加，器件输出功率和频率效率退化严重；近些年较多器件设计者改用FinFET(鳍式场效应晶体管)来提高器件的线性度，FinFET结构虽然有效的改善了器件的线性度，但是其制作工艺复杂，器件的可靠性也未知，故现阶段还很难在产业化实现。如图1现有技术所示，在衬底101上制作缓冲层102后，在缓冲层102表面制作沟道层105、势垒层106、钝化层107以及电极(108～110)。基于现有技术的传统结构器件二维电子气沟道内形成尖型势阱，导致器件在高场下，材料界面的散射会造成载流子迁移率的降低，从而影响器件的线性度，如图2所示器件跨导呈现典型的峰值特性，在高电流下，会严重退化，从而导致信号传输失真。实施例一为解决上述问题，本专利技术申请实施例提供了一种半导体器件10，如图3所示，该半导体器件10包括衬底101、缓冲层102、过渡层104、沟道层105、势垒层106、钝化层107、源极108、栅极109和漏极110。详细的，本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：/n衬底；/n位于所述衬底一侧的半导体层；所述半导体层包括位于衬底一侧的沟道层，以及位于所述沟道层远离衬底一侧的势垒层；/n位于所述势垒层远离所述沟道层一侧的源极、栅极和漏极，所述栅极位于所述源极和漏极之间；/n所述沟道层与所述势垒层的界面处形成二维电子层；/n所述半导体层还包括位于所述沟道层靠近衬底一侧的过渡层；/n所述半导体层内的电子浓度峰值位于半导体层的远离所述沟道层和所述势垒层界面的靠近衬底一侧。/n

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底一侧的半导体层；所述半导体层包括位于衬底一侧的沟道层，以及位于所述沟道层远离衬底一侧的势垒层；
位于所述势垒层远离所述沟道层一侧的源极、栅极和漏极，所述栅极位于所述源极和漏极之间；
所述沟道层与所述势垒层的界面处形成二维电子层；
所述半导体层还包括位于所述沟道层靠近衬底一侧的过渡层；
所述半导体层内的电子浓度峰值位于半导体层的远离所述沟道层和所述势垒层界面的靠近衬底一侧。


2.根据权利要求1所述的半导体器件，其特征在于，所述过渡层上下界面之间的中间层面与所述沟道层与势垒层界面处的二维电子气层的距离小于等于15nm。


3.根据权利要求1所述的半导体器件，其特征在于，所述过渡层、沟道层和势垒层的禁带宽度不同。


4.根据权利要求1所述的半导体器件，其特征在于，所述半导体层还包括位于过渡层靠近所述衬底一侧的背势垒层，所述背势垒层的禁带宽度大于过渡层的禁带宽度。


5.根据权利要求4所述的半导体器件，其特征在于，所述背势垒层的厚度大于10nm。


6.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于势垒层远离衬底一侧的介质层。

【专利技术属性】
技术研发人员：张乃千，刘健，
申请(专利权)人：苏州能讯高能半导体有限公司，
类型：发明
国别省市：江苏;32