半导体器件和电路制造技术

用于核心(逻辑)器件和SRAM器件的共同优化的结构和方法包括具有逻辑部分和存储器部分的半导体器件。在一些实施例中，逻辑器件设置在逻辑部分内。在一些情况下，逻辑器件包括单鳍N型FinFET和单鳍P型FinFET。在一些示例中，静态随机存取存储器(SRAM)器件设置在存储器部分内。SRAM器件包括设置在两个P阱区域之间的N阱区域，其中两个P阱区域包括N型FinFET传输门(PG)晶体管和N型FinFET下拉(PD)晶体管，并且其中N阱区域包括P型FinFET上拉(PU)晶体管。本发明专利技术的实施例还涉及半导体器件和电路。

【技术实现步骤摘要】
半导体器件和电路
本专利技术的实施例涉及半导体器件和电路。
技术介绍
电子工业已经经历了对更小和更快的电子器件的不断增长的需求，这些电子器件同时能够支持更多数量的日益复杂和惊细的功能。因此，半导体工业中存在制造低成本、高性能和低功率集成电路(IC)的持续趋势。到目前为止，这些目标已经在很大程度上通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)并且由此提高生产效率和降低相关成本来实现。然而，这种缩放还增加了半导体制造工艺的复杂性。因此，实现半导体IC和器件的持续进步需要半导体制造工艺和技术的类似进步。最近，已经引入了多栅极器件以努力通过增加栅极-沟道耦合，减小关态电流和减少短沟道效应(SCE)来改善栅极控制。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET已经用于各种应用中，例如，用于实现逻辑器件/电路并且提供静态随机存取存储器(SRAM)器件等。通常，逻辑器件关注于性能(例如，高Ion/Ioff比率、低寄生电容等)，而SRAM器件可以专注于优化单元尺寸和改善单元操作电压以及其他要求。然而，逻辑和SRAM性本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n逻辑部分和存储器部分；/n逻辑器件，设置在所述逻辑部分内，其中，所述逻辑器件包括单鳍N型鳍式场效应晶体管和单鳍P型鳍式场效应晶体管；以及/n静态随机存取存储器(SRAM)器件，设置在所述存储器部分内，其中，所述静态随机存取存储器器件包括设置在两个P阱区域之间的N阱区域，其中，所述两个P阱区域包括N型鳍式场效应晶体管传输门(PG)晶体管和N型鳍式场效应晶体管下拉(PD)晶体管，并且其中，所述N阱区域包括P型鳍式场效应晶体管上拉(PU)晶体管。/n

【技术特征摘要】
20180928 US 62/738,970;20190614 US 16/441,6821.一种半导体器件，包括：
逻辑部分和存储器部分；
逻辑器件，设置在所述逻辑部分内，其中，所述逻辑器件包括单鳍N型鳍式场效应晶体管和单鳍P型鳍式场效应晶体管；以及
静态随机存取存储器(SRAM)器件，设置在所述存储器部分内，其中，所述静态随机存取存储器器件包括设置在两个P阱区域之间的N阱区域，其中，所述两个P阱区域包括N型鳍式场效应晶体管传输门(PG)晶体管和N型鳍式场效应晶体管下拉(PD)晶体管，并且其中，所述N阱区域包括P型鳍式场效应晶体管上拉(PU)晶体管。


2.根据权利要求1所述的半导体器件，其中，所述逻辑器件包括反相器、AND门、NAND门、OR门、NOR门、触发器、扫描逻辑或组合逻辑。


3.根据权利要求1所述的半导体器件，其中，所述逻辑器件在所述单鳍N型鳍式场效应晶体管的沟道区域与所述单鳍P型鳍式场效应晶体管的沟道区域之间具有第一有源区域间隔‘S1’，并且其中，所述静态随机存取存储器器件在下拉沟道区域和上拉沟道区域之间具有第二有源区域间隔‘S2’。


4.根据权利要求3所述的半导体器件，其中，所述第一有源区域间隔‘S1’比所述第二有源区域间隔‘S2’大至少20％。


5.根据权利要求1所述的半导体器件，其中，形成在所述单鳍N型鳍式场效应晶体管上方的第一栅极具有第一端盖长度‘E1’，并且其中，形成在所述N型鳍式场效应晶体管下拉晶体管上方的第二栅极具有第二端盖长度‘E2’。


6.根据权利要求5所述的半导体器件，其中，所述第二端盖长度‘E2’比所述第一端盖...

【专利技术属性】
技术研发人员：廖忠志，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71