半导体器件和电路制造技术

用于核心(逻辑)器件和SRAM器件的共同优化的结构和方法包括具有逻辑部分和存储器部分的半导体器件。在一些实施例中，逻辑器件设置在逻辑部分内。在一些情况下，逻辑器件包括单鳍N型FinFET和单鳍P型FinFET。在一些示例中，静态随机存取存储器(SRAM)器件设置在存储器部分内。SRAM器件包括设置在两个P阱区域之间的N阱区域，其中两个P阱区域包括N型FinFET传输门(PG)晶体管和N型FinFET下拉(PD)晶体管，并且其中N阱区域包括P型FinFET上拉(PU)晶体管。本发明专利技术的实施例还涉及半导体器件和电路。

【技术实现步骤摘要】
半导体器件和电路
本专利技术的实施例涉及半导体器件和电路。
技术介绍
电子工业已经经历了对更小和更快的电子器件的不断增长的需求，这些电子器件同时能够支持更多数量的日益复杂和惊细的功能。因此，半导体工业中存在制造低成本、高性能和低功率集成电路(IC)的持续趋势。到目前为止，这些目标已经在很大程度上通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)并且由此提高生产效率和降低相关成本来实现。然而，这种缩放还增加了半导体制造工艺的复杂性。因此，实现半导体IC和器件的持续进步需要半导体制造工艺和技术的类似进步。最近，已经引入了多栅极器件以努力通过增加栅极-沟道耦合，减小关态电流和减少短沟道效应(SCE)来改善栅极控制。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET已经用于各种应用中，例如，用于实现逻辑器件/电路并且提供静态随机存取存储器(SRAM)器件等。通常，逻辑器件关注于性能(例如，高Ion/Ioff比率、低寄生电容等)，而SRAM器件可以专注于优化单元尺寸和改善单元操作电压以及其他要求。然而，逻辑和SRAM性能和/或设计要求的优化一直具有挑战性。仅作为一个示例，减小FinFET鳍临界尺寸(CD)可以改善逻辑器件的Ion/Ioff性能，但是也可能降低SRAM闩锁性能。因此，现有的技术没有在所有方面都证明完全令人满意。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括：逻辑部分和存储器部分；逻辑器件，设置在所述逻辑部分内，其中，所述逻辑器件包括单鳍N型鳍式场效应晶体管和单鳍P型鳍式场效应晶体管；以及静态随机存取存储器(SRAM)器件，设置在所述存储器部分内，其中，所述静态随机存取存储器器件包括设置在两个P阱区域之间的N阱区域，其中，所述两个P阱区域包括N型鳍式场效应晶体管传输门(PG)晶体管和N型鳍式场效应晶体管下拉(PD)晶体管，并且其中，所述N阱区域包括P型鳍式场效应晶体管上拉(PU)晶体管。本专利技术的另一实施例提供了一种电路，包括：第一电路区域和第二电路区域；逻辑电路，设置在所述第一电路区域内，其中，所述逻辑电路包括双鳍N型鳍式场效应晶体管和双鳍P型鳍式场效应晶体管；以及存储器电路，设置在所述第二电路区域内，其中，所述存储器电路包括第一多个单鳍N型鳍式场效应晶体管和第二多个单鳍P型鳍式场效应晶体管。本专利技术的又一实施例提供了一种半导体器件，包括：多个逻辑部分和多个存储器部分，设置在衬底上；多个互补金属氧化物半导体器件，设置在所述多个逻辑部分内，其中，每个互补金属氧化物半导体器件包括具有第一鳍宽度(W1)的单鳍N型鳍式场效应晶体管和具有第二鳍宽度(W2)的单鳍P型鳍式场效应晶体管；以及多个静态随机存取存储器(SRAM)器件，设置在所述多个存储器部分内，其中，所述多个静态随机存取存储器器件布置成多个行和列，其中，每个静态随机存取存储器器件包括设置在P阱区域内的N型鳍式场效应晶体管传输门(PG)晶体管和N型鳍式场效应晶体管下拉(PD)晶体管以及设置在N阱区域内的P型鳍式场效应晶体管上拉(PU)晶体管，其中，所述N型鳍式场效应晶体管下拉晶体管具有第三鳍宽度(W3)，其中，所述P型鳍式场效应晶体管上拉晶体管具有第四鳍宽度(W4)，并且其中，所述第一鳍宽度(W1)窄于所述第三鳍宽度(W3)。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1是根据本专利技术的一个或多个方面的FinFET器件的实施例的立体图；图2提供了根据本专利技术的各个方面的SRAM单元的示例性电路图，该SRAM单元可以在SRAM阵列的存储器单元中实现；图3提供了根据一些实施例的逻辑器件的示例性平面图；图4提供了根据一些实施例的沿着与由图3的截面CC’所限定的平面基本平行的平面的图3的逻辑器件的截面图；图5提供了根据一些实施例的SRAM单元的示例性平面图；图6提供了根据一些实施例的沿着与由图5的截面DD’所限定的平面基本平行的平面的图5的SRAM单元的截面图；图7提供了根据一些实施例的另一逻辑器件的示例性平面图；图8提供了根据一些实施例的沿着与由图7的截面EE’所限定的平面基本平行的平面的图7的逻辑器件的截面图；和图9是根据一个或多个实施例的制造半导体器件的示例性方法900。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或示例。下面描述了组件和布置的具体实施例或示例以简化本专利技术。当然这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。此外，当用“约”、“近似”等描述数字或数字范围时，该术语旨在包括包含所描述的数字的合理范围内的数字，诸如所描述的数量的+/-10％或本领域技术人员理解的其他值。例如，术语“约5nm”包括4.5nm至5.5nm的尺寸范围。还应注意，本专利技术以多栅极晶体管或鳍型多栅极晶体管(在此称为FinFET器件)的形式呈现实施例。这种器件可以包括P型金属氧化物半导体FinFET器件或N型金属氧化物半导体FinFET器件。FinFET器件可以是双栅极器件、三栅极器件、体器件、绝缘体上硅(SOI)器件和/或其他配置。普通技术人员可以认识到可以受益于本专利技术的方面的半导体器件的其他实施例。例如，如本文所述的一些实施例还可以应用于全环栅(GAA)器件、Omega-栅极(Ω-栅极)器件或Pi-栅极(Π-栅极)器件。本专利技术一般涉及半导体器件及其形成方法。具体地，本专利技术的实施例提供用于逻辑电路和SRAM单元共同优化的工艺和/或结构，以同时实现高速和低功耗。FinFET已成为高性能和低泄漏应用(例如，用于逻辑器件和/或电路)的受欢迎候选者。在各种示例中，FinFET晶体管采用窄鳍宽度用于短沟道控制、Ion/Ioff比率改善以及栅极长度的连续缩放。然而，这种窄的鳍宽度导致较小的顶部源极/漏极区域，并且因此影响了接触件与源极/漏极着陆裕度并且增大了接触电阻。为了解决这个问题，提出了更长的接触件布局，但是栅极与接触件电容仍然是一个主要问题。具有多个鳍的本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n逻辑部分和存储器部分；/n逻辑器件，设置在所述逻辑部分内，其中，所述逻辑器件包括单鳍N型鳍式场效应晶体管和单鳍P型鳍式场效应晶体管；以及/n静态随机存取存储器(SRAM)器件，设置在所述存储器部分内，其中，所述静态随机存取存储器器件包括设置在两个P阱区域之间的N阱区域，其中，所述两个P阱区域包括N型鳍式场效应晶体管传输门(PG)晶体管和N型鳍式场效应晶体管下拉(PD)晶体管，并且其中，所述N阱区域包括P型鳍式场效应晶体管上拉(PU)晶体管。/n

【技术特征摘要】
20180928 US 62/738,970;20190614 US 16/441,6821.一种半导体器件，包括：
逻辑部分和存储器部分；
逻辑器件，设置在所述逻辑部分内，其中，所述逻辑器件包括单鳍N型鳍式场效应晶体管和单鳍P型鳍式场效应晶体管；以及
静态随机存取存储器(SRAM)器件，设置在所述存储器部分内，其中，所述静态随机存取存储器器件包括设置在两个P阱区域之间的N阱区域，其中，所述两个P阱区域包括N型鳍式场效应晶体管传输门(PG)晶体管和N型鳍式场效应晶体管下拉(PD)晶体管，并且其中，所述N阱区域包括P型鳍式场效应晶体管上拉(PU)晶体管。


2.根据权利要求1所述的半导体器件，其中，所述逻辑器件包括反相器、AND门、NAND门、OR门、NOR门、触发器、扫描逻辑或组合逻辑。


3.根据权利要求1所述的半导体器件，其中，所述逻辑器件在所述单鳍N型鳍式场效应晶体管的沟道区域与所述单鳍P型鳍式场效应晶体管的沟道区域之间具有第一有源区域间隔‘S1’，并且其中，所述静态随机存取存储器器件在下拉沟道区域和上拉沟道区域之间具有第二有源区域间隔‘S2’。


4.根据权利要求3所述的半导体器件，其中，所述第一有源区域间隔‘S1’比所述第二有源区域间隔‘S2’大至少20％。


5.根据权利要求1所述的半导体器件，其中，形成在所述单鳍N型鳍式场效应晶体管上方的第一栅极具有第一端盖长度‘E1’，并且其中，形成在所述N型鳍式场效应晶体管下拉晶体管上方的第二栅极具有第二端盖长度‘E2’。


6.根据权利要求5所述的半导体器件，其中，所述第二端盖长度‘E2’比所述第一端盖...

【专利技术属性】
技术研发人员：廖忠志，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71