集成电路及静态随机存取存储器单元制造技术

一种集成电路及静态随机存取存储器(SRAM)单元，其中静态随机存取存储器单元含第一p型半导体鳍片、第一介电鳍片、第一混合鳍片、第二混合鳍片、第二介电鳍片、及第二p型半导体鳍片，并以此顺序沿第一方向设置，且沿大致上垂直第一方向的第二方向纵向定向，第一及第二混合鳍片皆具含n型半导体材料的第一部分及含介电材料的第二部分。SRAM单元还包括设置于每个第一及第二p型半导体鳍片上的n型源极/漏极外延特征、设置于每个第一及第二混合鳍片的第一部分上的p型源极/漏极外延特征、及实体接触每个p型源极/漏极外延特征及每个第一及第二混合鳍片的第二部分的源极/漏极接点。

【技术实现步骤摘要】
集成电路及静态随机存取存储器单元
本公开整体而言涉及半导体装置，特别涉及包括鳍式场效晶体管(fin-likefieldeffecttransistor,FinFET)的SRAM装置。
技术介绍
半导体集成电路(integratedcircuit,IC)工业已经历了指数性的成长。IC材料及设计在技术上的进步已诞生了好几世代的IC，与前一代相较，每代IC都具有更小且更复杂的电路。在IC演进的过程中，功能密度(即每单位芯片面积的互连装置的数量)通常会增加，而几何尺寸(即使用制造工艺所能产生的最小组件或线段)则会减少。这种微缩过程通常通过提高生产效率及降低相关成本以提供益处。这种微缩亦增加了处理及制造IC的复杂性，且为了实现这些进步，需要在IC的处理及制造中存在类似的发展。举例来说，在类鳍式场效晶体管(fin-likefieldeffecttransistor,FinFET)制造工艺中，当在诸如静态随机存取存储器单元(staticrandomaccessmemory(SRAM)cell)中提供高电路性能时，实现增加鳍片(fin)密度及降低单元尺寸的需求，变得相当具有挑战性。在许多情况下，单元尺寸的缩小可能导致许多问题，这些问题会对装置性能的许多方面产生不利的影响。因此，希望能在FinFET制造中改善这些部分。
技术实现思路
本公开实施例提供一种集成电路，包括第一SRAM单元。第一SRAM单元包括第一p型半导体鳍片、第一混合鳍片、第二混合鳍片、以及第二p型半导体鳍片，并以第一p型半导体鳍片、第一混合鳍片、第二混合鳍片、以及第二p型半导体鳍片的顺序沿着第一方向设置，且沿着大致上垂直于第一方向的第二方向纵向地定向，其中第一混合鳍片及第二混合鳍片皆包括介电部分及半导体部分。第一SRAM单元还包括设置于第一p型半导体鳍片与第一混合鳍片之间的第一介电鳍片，以及设置于第二混合鳍片与第二p型半导体鳍片之间的第二介电鳍片。在一个实施例中，第一介电鳍片及第二介电鳍片皆沿着第二方向纵向地定向，且第一混合鳍片与第二混合鳍片之间的间距，大于第一混合鳍片与第一介电鳍片之间的间距以及第二混合鳍片与第二介电鳍片之间的间距。更进一步地，第一SRAM单元包括多个栅极结构，沿着第一方向纵向地定向，并沿着第二方向彼此间隔，其中多个栅极结构接合第一介电鳍片、第二介电鳍片、第一p型半导体鳍片、第二p型半导体鳍片、第一混合鳍片、以及第二混合鳍片中的一或多者。本公开实施例提供一种SRAM单元。SRAM单元包括第一p型半导体鳍片、第一介电鳍片、第一混合鳍片、第二混合鳍片、第二介电鳍片、以及第二p型半导体鳍片，并以第一p型半导体鳍片、第一介电鳍片、第一混合鳍片、第二混合鳍片、第二介电鳍片、以及第二p型半导体鳍片的顺序沿着第一方向设置，且沿着大致上垂直于第一方向的第二方向纵向地定向。在一些实施例中，第一混合鳍片及第二混合鳍片皆具有包括n型半导体材料的第一部分及包括介电材料的第二部分。SRAM单元还包括设置于每个第一p型半导体鳍片及第二p型半导体鳍片上的多个n型源极/漏极外延特征、设置于每个第一混合鳍片的第一部分及第二混合鳍片的第一部分上的多个p型源极/漏极外延特征、以及多个源极/漏极接点，多个源极/漏极接点设置于每个多个p型源极/漏极外延特征、第一混合鳍片的第二部分、以及第二混合鳍片的第二部分上，并实体地接触每个多个p型源极/漏极外延特征、第一混合鳍片的第二部分、以及第二混合鳍片的第二部分，其中多个源极/漏极接点沿着第一方向纵向地定向。本公开实施例提供一种集成电路，包括SRAM单元。SRAM单元具有第一p型半导体鳍片、第一混合鳍片、第二混合鳍片、以及第二p型半导体鳍片，并以第一p型半导体鳍片、第一混合鳍片、第二混合鳍片、以及第二p型半导体鳍片的顺序沿着第一方向设置，且沿着大致上垂直于第一方向的第二方向纵向地定向，SRAM单元并具有第一介电鳍片，设置于第一p型半导体鳍片与第一混合鳍片之间、以及第二介电鳍片，设置于第二混合鳍片与第二p型半导体鳍片之间。在一些实施例中，第一介电鳍片及第二介电鳍片皆沿着第二方向纵向地定向，且第一混合鳍片与第二混合鳍片之间的间距，大于第一混合鳍片与第一介电鳍片之间的间距以及第二混合鳍片与第二介电鳍片之间的间距。在一些实施例中，第一混合鳍片及第二混合鳍片皆包括介电部分，以及沿着第二方向相邻于介电部分设置的半导体部分。上述SRAM单元还包括第一栅极结构及第二栅极结构，沿着第一方向纵向地定向，且彼此间沿着第二方向隔开，其中第一栅极接合第一p型半导体鳍片、第二混合鳍片的半导体部分、以及第二p型半导体鳍片，以分别形成第一传输闸场效晶体管、第一上拉场效晶体管、以及第一下拉场效晶体管，且其中第二栅极结构接合第一p型半导体鳍片、第一混合鳍片的半导体部分、以及第二p型半导体鳍片，以分别形成第二下拉场效晶体管、第二上拉场效晶体管、以及第二传输闸场效晶体管。附图说明本公开的实施方式从后续实施方式及附图可更佳理解。须强调的是，依据产业的标准作法，各种特征并未按比例绘制，并仅用于说明的目的。事实上，各种特征的尺寸可能任意增加或减少以清楚论述。图1是根据本公开一些实施例所示，半导体装置的布局的示意图。图2是根据本公开一些实施例所示，图1的半导体装置的一部分的俯视图。图3是根据本公开一些实施例所示，图2的半导体装置的一部分的俯视图。图4A及图4B是根据本公开一些实施例所示，分别沿着图3的半导体装置的一部分的虚线A-A’及虚线B-B’的截面图。图5是根据本公开一些实施例所示，图2至图4B的半导体装置的一部分的示意图。附图标记说明：100～装置101a-101d～单元104N、104P～主动区105～几何中心110～半导体鳍片112～混合鳍片112a～半导体部分112b～介电部分114、116～介电鳍片118～栅极结构120a-120d～源极/漏极接点130a-130c～间隔174、176～压接式接点180～单元间距A-A’、B-B’～虚线152、154～下拉FinFET156、158～上拉FinFET160、162～传输闸FinFET102～基板106～隔离结构122、124～源极/漏极外延特征163～CVdd线164、166～CVss线168～位元线170～互补位元线172～字线具体实施方式以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。此外，本公开可在多种范例中重本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：/n一第一静态随机随机存取存储器单元，包括一第一p型半导体鳍片、一第一混合鳍片、一第二混合鳍片、以及一第二p型半导体鳍片，并以上述第一p型半导体鳍片、上述第一混合鳍片、上述第二混合鳍片、以及上述第二p型半导体鳍片的顺序沿着一第一方向设置，且沿着大致上垂直于上述第一方向的一第二方向纵向地定向，其中上述第一混合鳍片及上述第二混合鳍片皆包括一介电部分及一半导体部分；/n一第一介电鳍片，设置于上述第一p型半导体鳍片与上述第一混合鳍片之间；/n一第二介电鳍片，设置于上述第二混合鳍片与上述第二p型半导体鳍片之间，/n其中上述第一介电鳍片及上述第二介电鳍片皆沿着上述第二方向纵向地定向，且上述第一混合鳍片与上述第二混合鳍片之间的间距，大于上述第一混合鳍片与上述第一介电鳍片之间的间距以及上述第二混合鳍片与上述第二介电鳍片之间的间距；以及/n多个栅极结构，沿着上述第一方向纵向地定向，并沿着上述第二方向彼此间隔，其中上述栅极结构接合上述第一介电鳍片、上述第二介电鳍片、上述第一p型半导体鳍片、上述第二p型半导体鳍片、上述第一混合鳍片、以及上述第二混合鳍片中的一或多者。/n

【技术特征摘要】
20180924 US 62/735,483;20190730 US 16/526,4151.一种集成电路，包括：
一第一静态随机随机存取存储器单元，包括一第一p型半导体鳍片、一第一混合鳍片、一第二混合鳍片、以及一第二p型半导体鳍片，并以上述第一p型半导体鳍片、上述第一混合鳍片、上述第二混合鳍片、以及上述第二p型半导体鳍片的顺序沿着一第一方向设置，且沿着大致上垂直于上述第一方向的一第二方向纵向地定向，其中上述第一混合鳍片及上述第二混合鳍片皆包括一介电部分及一半导体部分；
一第一介电鳍...

【专利技术属性】
技术研发人员：王志豪，邱奕勋，林义雄，张尚文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71