半导体存储装置制造方法及图纸

根据实施方式，半导体存储装置包含：第1存储器串，包含第1存储单元；位线；感测放大器，包含锁存电路；数据寄存器，连接于感测放大器，与感测放大器进行数据收发；以及控制电路，在第1存储单元的写入动作中，能够中断写入动作而执行第1存储单元的读出动作。在中断第1存储单元的写入动作而执行的第1存储单元的读出动作中，感测放大器在第1存储单元的写入已结束的情况下，将从第1存储单元读出的数据作为读出数据发送到数据寄存器，在第1存储单元的写入未结束的情况下，将锁存电路所保存的写入数据作为读出数据发送到数据寄存器。

Semiconductor storage device

【技术实现步骤摘要】
【国外来华专利技术】半导体存储装置
本专利技术的实施方式涉及一种半导体存储装置。
技术介绍
作为半导体存储装置，已知有一种NAND(Not-AND，与非)型闪存。
技术介绍
文献专利文献专利文献1：美国专利6,249,461B1号说明书专利文献2：美国专利9,093,132B2号说明书专利文献3：日本专利特开2003-233992号公报
技术实现思路
实施方式的半导体存储装置包含：第1存储器串，包含第1存储单元及连接于第1存储单元的第1选择晶体管；第2存储器串，包含第2存储单元及连接于第2存储单元的第2选择晶体管；字线，连接于第1及第2存储单元的栅极；第1选择栅极线，连接于第1选择晶体管的栅极；第2选择栅极线，连接于第2选择晶体管的栅极；位线，连接于第1及第2选择晶体管；行解码器，连接于字线、第1选择栅极线及第2选择栅极线；感测放大器，连接于位线，包含能够保存写入数据的锁存电路；数据寄存器，连接于感测放大器，与感测放大器进行数据收发；及控制电路，在第1存储单元的写入动作中接收到第1存储单元的读出命令的情况下，能够中断写入动作而执行第1存储单元的读出动作。在中断第1存储单元的写入动作而执行的第1存储单元的读出动作中，感测放大器在写入数据向第1存储单元的写入已结束的情况下，将从第1存储单元读出的数据作为读出数据发送到数据寄存器，在写入数据向第1存储单元的写入未结束的情况下，将锁存电路所保存的写入数据作为读出数据发送到数据寄存器。附图说明图1是具备第1实施方式的半导体存储装置的存储系统的框图。图2是第1实施方式的半导体存储装置的框图。图3是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。图4是第1实施方式的半导体存储装置所具备的感测放大器及数据寄存器的框图。图5是第1实施方式的半导体存储装置所具备的感测放大器组件的电路图。图6是第1实施方式的半导体存储装置所具备的存储单元晶体管的阈值分布图。图7是具备第1实施方式的半导体存储装置的存储系统中的读出动作时的各种信号的时序图。图8是第1实施方式的半导体存储装置中的读出动作时的各种配线及各种信号的时序图。图9是具备第1实施方式的半导体存储装置的存储系统的写入动作时的流程图。图10是第1实施方式的半导体存储装置中的写入动作时的流程图。图11是第1实施方式的半导体存储装置中的写入动作时的流程图。图12是具备第1实施方式的半导体存储装置的存储系统中的写入动作时的各种信号的时序图。图13是具备第1实施方式的半导体存储装置的存储系统的全序列时序图。图14是第1实施方式的半导体存储装置中的写入动作时的各种配线的时序图。图15是表示具备第1实施方式的半导体存储装置的存储系统中的包含同一页面暂停读取的写入动作的例子的时序图。图16是表示第1实施方式的半导体存储装置的写入动作中，锁存电路SDL、ADL、BDL、CDL及XDL所保存的数据的例子的图。图17是表示第1实施方式的半导体存储装置的写入动作中，锁存电路SDL、ADL、BDL、CDL及XDL所保存的数据的例子的图。图18是表示第1实施方式的半导体存储装置的写入动作中，锁存电路SDL、ADL、BDL、CDL及XDL所保存的数据的例子的图。图19是表示第1实施方式的半导体存储装置的写入动作中，锁存电路SDL、ADL、BDL、CDL及XDL所保存的数据的例子的图。图20是表示第1实施方式的半导体存储装置的写入动作中，锁存电路SDL、ADL、BDL、CDL及XDL所保存的数据的例子的图。图21是表示第1实施方式的半导体存储装置的写入动作中，锁存电路SDL、ADL、BDL、CDL及XDL所保存的数据的例子的图。图22是具备第2实施方式的半导体存储装置的存储系统的写入动作时的流程图。图23是第2实施方式的半导体存储装置中的写入动作时的流程图。图24是第2实施方式的半导体存储装置中的写入动作时的流程图。图25是具备第2实施方式的半导体存储装置的存储系统中的写入动作时的各种信号的时序图。图26是具备第2实施方式的半导体存储装置的存储系统中的包含同一页面暂停读取的写入动作的例子的时序图。图27是表示第4实施方式的半导体存储装置中，第1写入动作及第2写入动作时的存储单元晶体管的阈值分布的图。图28是具备第4实施方式的半导体存储装置的存储系统的写入动作时的时序图。图29是第4实施方式的半导体存储装置中的写入动作时的流程图。图30是第4实施方式的半导体存储装置中的写入动作时的流程图。图31是表示第4实施方式的半导体存储装置中，第1写入动作时锁存电路ADL、BDL及CDL所保存的数据的例子的图。图32是表示第4实施方式的半导体存储装置中，第2写入动作时锁存电路ADL、BDL及CDL所保存的数据的例子的图。具体实施方式以下，参考附图对实施方式进行说明。于进行该说明时，贯穿所有附图对共通的部分标注共通的参考符号。1.第1实施方式针对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举将存储单元晶体管三维地堆叠到半导体衬底上方而成的三维堆叠型NAND型闪存为例进行说明。本实施方式的半导体存储装置具有如下功能：当在数据的写入动作中途，从外部设备接收到例如读出命令时，暂时中断(以下也表述为“暂停”)写入动作，在执行读出动作后，重启写入动作(以下也表述为“恢复”)。另外，在以下说明中，记载为“相同数据”的情况下，未必为严格一致，而容许能够通过例如ECC(ErrorCheckingandCorrecting，错误检查与校正)技术等进行订正的误差。1.1关于构成1.1.1关于存储系统的整体构成首先，使用图1对具备本实施方式的半导体存储装置的存储系统的整体构成进行说明。如图1所示，存储系统1具备NAND型闪存100及控制器200。控制器200及NAND型闪存100也可通过例如其等的组合而构成一个半导体存储装置，作为它的例子，可列举如SDTM卡那样的存储卡、或SSD(solidstatedrive，固态驱动器)等。NAND型闪存100具备多个存储单元晶体管，且非易失地存储数据。NAND型闪存100通过NAND总线与控制器200连接，基于来自控制器200的命令而动作。更具体来说，NAND型闪存100与控制器200进行例如8比特信号DQ0～DQ7(以下，在不限定DQ0～DQ7的情况下，简述为信号DQ或信号DQ[7：0])的收发。信号DQ0～DQ7中包含例如数据、地址及指令。另外，NAND型闪存100从控制器200接收例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn及读使能信号REn。而且，NAND型闪存100对控制器200发送就绪/忙碌信号R/Bn。本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：/n第1存储器串，包含第1存储单元及连接于所述第1存储单元的第1选择晶体管；/n第2存储器串，包含第2存储单元及连接于所述第2存储单元的第2选择晶体管；/n字线，连接于所述第1及第2存储单元的栅极；/n第1选择栅极线，连接于所述第1选择晶体管的栅极；/n第2选择栅极线，连接于所述第2选择晶体管的栅极；/n位线，连接于所述第1及第2选择晶体管；/n行解码器，连接于所述字线、所述第1选择栅极线及所述第2选择栅极线；/n感测放大器，连接于所述位线，包含能够保存写入数据的锁存电路；/n数据寄存器，连接于所述感测放大器，与所述感测放大器进行数据收发；以及/n控制电路，在所述第1存储单元的写入动作中接收到所述第1存储单元的读出命令的情况下，能够中断所述写入动作而执行所述第1存储单元的读出动作；且/n在中断所述第1存储单元的所述写入动作而执行的所述第1存储单元的所述读出动作中，所述感测放大器在所述写入数据向所述第1存储单元的写入已结束的情况下，将从所述第1存储单元读出的数据作为读出数据发送到所述数据寄存器，在所述写入资料向所述第1存储单元的所述写入未结束的情况下，将所述锁存电路所保存的所述写入数据作为所述读出数据发送到所述数据寄存器。/n...

【技术特征摘要】
【国外来华专利技术】20170726 JP 2017-1444651.一种半导体存储装置，具备：
第1存储器串，包含第1存储单元及连接于所述第1存储单元的第1选择晶体管；
第2存储器串，包含第2存储单元及连接于所述第2存储单元的第2选择晶体管；
字线，连接于所述第1及第2存储单元的栅极；
第1选择栅极线，连接于所述第1选择晶体管的栅极；
第2选择栅极线，连接于所述第2选择晶体管的栅极；
位线，连接于所述第1及第2选择晶体管；
行解码器，连接于所述字线、所述第1选择栅极线及所述第2选择栅极线；
感测放大器，连接于所述位线，包含能够保存写入数据的锁存电路；
数据寄存器，连接于所述感测放大器，与所述感测放大器进行数据收发；以及
控制电路，在所述第1存储单元的写入动作中接收到所述第1存储单元的读出命令的情况下，能够中断所述写入动作而执行所述第1存储单元的读出动作；且
在中断所述第1存储单元的所述写入动作而执行的所述第1存储单元的所述读出动作中，所述感测放大器在所述写入数据向所述第1存储单元的写入已结束的情况下，将从所述第1存储单元读出的数据作为读出数据发送到所述数据寄存器，在所述写入资料向所述第1存储单元的所述写入未结束的情况下，将所述锁存电路所保存的所述写入数据作为所述读出数据发送到所述数据寄存器。


2.根据权利要求1所述的半导体存储装置，其中
所述写入数据与所述读出数据相同。


3.根据权利要求1所述的半导体存储装置，其中所述控制电路在所述写入动作中，重复执行包含编程动作与验证动作的编程循环，要中断所述写入动作的情况下，在所述编程动作结束后中断所述写入动作，要重启所述写入动作的情况下，从所述验证动作开始重启所述写入动作。


4.根据权利要求1所述的半导体存储装置，其中所述控制电路在所述写入动作中，重复执行包含编程动作与验证动作的编程循环，要中断所述写入动作的情况下，在所述验证动作结束后中断所述写入动作，要重启所述写入动作的情况下，从所述验证动作开始重启所述写入动作。


5.根据权利要求1所述的半导体存储装置，其特征在于，所述控制电路在所述写入动作中，重复执行包含编程动作与验证动作的编程循环，要中断所述写入动作的情况下，在所述验证动作结束后中断所述写入动作，要重启所述写入动作的情况下，从所述编程动作开始重启所述写入动作。


6.根据权利要求1所述的半导体存储装置，其中所述控制电路在所述写入动作中接收到暂停指令的情况下，中断所述写入动作，在中断所述写入动作期间接收到恢复指令的情况下，重启所述写入动作。


7.根据权利要求1所述的半导体存储装置，其中所述感测放大器在中断所述第1存储单元的所述写入动作而进行所述第2存储单元的读出动作的情况下，将从所述第2存储单元读出的数据作为所述读出数据发送到所述数据寄存器。


8.根据权利要求1所述的半导体存储装置，其中所述行解码器在对所述第1存储单元进行的所述写入动作中，对所述字线施加写入电压，对所述第1选择栅极线施加低于所述写入电压的第1电压，对所述第2选择栅极线施加低于所述第1电压的第2电压，在从所述第1存储单元进行的所述读出动作中，对所述字线施加读出电压，对所述第1选择栅极线施加高于所述读出电压的第3电压，对所述第2选择栅极线施加低于所述读出电压的第4电压。


9.根据权利要求8所述的半导体存储装置，其中所述控制电路在所述写入动作中，重复执...

【专利技术属性】
技术研发人员：山口幸一郎，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：日本;JP