读取延迟控制电路及方法技术

本发明专利技术公开了一种存储器装置包含一存储单元阵列，及耦接至该存储单元阵列的多个存储单元的多个感测放大器。一控制器系响应于一命令及一地址来执行包含一读取周期的一读取操作，其中，在该读取周期内，位于此地址的这些存储单元被电性耦接至这些感测放大器，且在该读取周期内，位于此地址的存储单元系响应于一时序信号而与这些感测放大器电性断开。

Read delay control circuit and method

【技术实现步骤摘要】
读取延迟控制电路及方法
本专利技术是有关于集成电路存储器装置，且特别是有关于用于由这种存储器装置读取数据的电路及方法。
技术介绍
主控制器通过使用诸如序列周边接口总线(SerialPeripheralInterfacebus，SPI)的通讯接口而与存储器装置相通。主控制器产生读取频率信号并经由芯片选择信号线而选择存储器装置。读取频率信号可具有存储器装置所支持的频率范围。典型的读取指令序列包含读取命令及起始地址。在发布读取指令序列之后，主控制器必须等待延迟时间以供数据从存储器装置输出。在延迟时间期间，存储器装置感测储存于存储器装置中的数据。在一先前技术中，延迟时间是由读取频率信号所控制且取决于此读取频率信号的频率。利用此种方法，延迟时间可能长于感测存储器装置中的数据所需的感测时间，且导致比所需更多的功率消耗。因此亟需提供在存储器读取操作期间内降低功率消耗的电路及方法。
技术实现思路
有鉴于此，本专利技术提供一装置及一方法，用于减少一存储器装置在一读取操作期间的功率消耗。根据本专利技术的一个实施例，提供一种存储器装置，包含：一存储单元阵列；多个感测放大器，与这些存储单元耦接；一控制器，响应于一命令及一地址来执行一读取操作，其中，该读取操作包括：在一读取周期内，位于该地址的这些存储单元被电性耦接至这些感测放大器，以及，在该读取周期内，位于该地址的这些存储单元系响应于一时序信号而与这些感测放大器电性断开。例如，在NAND快闪架构中，存储单元阵列可包含一存储单元区块，配置成多个存储单元串。这些存储单元串具有与各自位信号线耦接的各自选择开关串。在此状况下，将这些存储单元电性耦接至这些感测放大器包含：施加偏压至所寻址的多个存储单元，施加偏压至多个选择开关串(这些选择开关串耦合至包含这些被寻址存储单元的这些存储单元串)，及施加偏压至耦合于这些被寻址存储单元的多个感测放大器，以允许电流从这些被寻址存储单元流至各自感测放大器。在NAND快闪架构中，响应于该时序信号使这些存储单元与这些感测放大器电性断开包含：停止施加偏压到这些被寻址存储单元，这些选择开关串与这些感测放大器，以阻止电流从这些被寻址存储单元流至这些感测放大器，并使这些感测放大器放电。停止施加该偏压系响应于一时序信号。换言之，停止施加该偏压是由该时序信号所启动，但在时间上未必与该时序信号精准对齐。举例而言，可响应于该时序信号，在该读取频率信号中的一个周期之内来停止施加该偏压。例如，在NOR快闪架构中，一存储器装置可包含：在一基板上的多个半导体条叠层；多条字信号线，正交地配置在这些叠层上；多个存储单元，位于这些叠层表面与这些字信号线之间；多条位信号线，耦接至沿着各这些半导体条叠层的多个位置；以及多条源极信号线，耦接至沿着各这些半导体条叠层的多个位置，其中这些位信号线及这些源极信号线是在这些字信号线的邻近字信号线之间。在NOR快闪架构中，将这些存储单元电性耦接至这些感测放大器包含：施加偏压于耦接至被寻址存储单元的多条位信号线、多条字信号线及多条源极信号线，以及施加偏压于与这些位信号线耦接的多个感测放大器，以允许电流从这些被寻址存储单元流至各自感测放大器。在此状况下，响应于一时序信号而使这些存储单元电性断开于这些感测放大器包含：停止施加偏压到耦合于这些被寻址存储单元的这些位信号线、这些字信号线及这些源极信号线，及停止施加偏压到这些感测放大器，以阻止电流从这些被寻址存储单元流至这些各自感测放大器并使这些感测放大器放电。用于产生时序信号的电路包含：一第一延迟电路，产生一第一信号，该第一信号具有基于一读取频率信号的一频率的一第一延迟；一第二延迟电路，产生一第二信号，该第二信号具有独立于该读取频率信号的该频率的一第二延迟；及一选择器电路，如果该第一延迟比该第二延迟短，则响应于该第一信号来产生一时序信号，或如果该第二延迟比该第一延迟短，则响应于该第二信号来产生该时序信号。该选择器电路可包含一逻辑AND栅，其具有于该第一延迟接收该第一信号及于该第二延迟接收该第二信号的多个输入，以及产生时序信号的一输出。该存储器装置包含：一第一端口，用于接收具有该频率的该读取频率信号与一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号。该存储器装置更包含：多个数据闩锁，耦接至这些感测放大器，在位于该地址的这些存储单元是与这些感测放大器电性断开之后，这些数据闩锁储存从该地址的这些存储单元所读取出的数据，至少直到该读取数据是从该第二端口输出为止。该第一端口可以是该存储器装置的一外部端口，该读取频率信号是由该芯片的一外部信号源透过该第一端口而输入。该第二端口可以是该存储器装置外部的一外部端口，包含该存储器装置外部的一或多个外部接脚。如本文所用，一读取操作中的一感测时间乃是介于从一外部信号源接收该地址的所有位至形成可代表所感应的一第一数据的一信号之间，该第一数据被提供至可提供频率输出数据的输出电路。该感测时间可取决于一些因素，并包含对该装置的种种读取操作，其包含：译码正在充电中的一地址、一字信号线及一位信号线，施加流经这些存储单元的一感测电流，并操作感测电路以发展一可靠信号，供经由这些存储电路的一最差状况信号路径用。该读取频率信号的该频率系落于从较低的读取脉冲频率到较高的读取脉冲频率的范围内。基于较高读取脉冲频率的该第一延迟系比一感测时间长，且比该第二延迟短，而该第二延迟系比该感测时间长，且比基于较低读取脉冲频率的该第一延迟短。该感测时间介于从该第一端口接收该地址的所有位至形成可代表所感应的一第一数据的一信号之间，该第一数据被提供至该第二端口。该第一延迟可开始于该读取频率信号中的一特定周期，且其期间对应于该读取频率信号中的一预定数目的周期。该第二延迟可开始于该读取频率信号中的特定周期，且具有一固定期间。在该读取频率信号中的一组地址周期中接收此地址，且该读取频率信号中的特定周期是在此组地址周期中的一最终周期之后。在该读取频率信号中的一组数据输出周期中，从位于此地址的这些存储单元所读取出的数据是从第二端口输出，而且在此组数据输出周期中的一第一周期之前，位于此地址的这些存储单元是与这些感测放大器电性断开。该时序信号系在一延迟内产生，该延迟开始于此组地址周期中的一最终周期，且结束于此组数据输出周期中的一第一周期，此延迟之一期间则对应于该读取频率信号的一预定数目的周期。本专利技术所说明的电路包含：一第一延迟电路，产生一第一信号，该第一信号具有基于一读取频率信号的一频率的一第一延迟；一第二延迟电路，产生一第二信号，该第二信号具有独立于该读取频率信号的该频率的一第二延迟；及一选择器电路，如果该第一延迟比该第二延迟短，则响应于该第一信号来产生一时序信号，或如果该第二延迟比该第一延迟短，则响应于该第二信号来产生该时序信号。本专利技术亦提供一种用以操作存储器装置的方法。藉检阅以下之图式、详细说明与权利要求项可了解本专利技术的其他实施样态及优点。附图说明图1为集成电路存储器装置的简化方块图。图本文档来自技高网...

【技术保护点】
1.一种存储器装置，包含：/n一存储单元阵列；/n多个感测放大器，与该存储单元阵列的多个存储单元耦接；/n一控制器，响应于一命令及一地址来执行一读取操作，其中，该读取操作包括：在一读取周期内，位于该地址的这些存储单元被电性耦接至这些感测放大器，以及，在该读取周期内，位于该地址的这些存储单元系响应于一时序信号而与这些感测放大器电性断开；及/n一时序信号产生电路，用于产生该时序信号，该时序信号产生电路包含：一第一延迟电路，产生一第一信号，该第一信号具有基于一读取频率信号的一频率的一第一延迟；一第二延迟电路，产生一第二信号，该第二信号具有独立于该读取频率信号的该频率的一第二延迟；及一选择器电路，如果该第一延迟比该第二延迟短，则响应于该第一信号来产生该时序信号，或如果该第二延迟比该第一延迟短，则响应于该第二信号来产生该时序信号。/n

【技术特征摘要】
20180727 US 16/047,5501.一种存储器装置，包含：
一存储单元阵列；
多个感测放大器，与该存储单元阵列的多个存储单元耦接；
一控制器，响应于一命令及一地址来执行一读取操作，其中，该读取操作包括：在一读取周期内，位于该地址的这些存储单元被电性耦接至这些感测放大器，以及，在该读取周期内，位于该地址的这些存储单元系响应于一时序信号而与这些感测放大器电性断开；及
一时序信号产生电路，用于产生该时序信号，该时序信号产生电路包含：一第一延迟电路，产生一第一信号，该第一信号具有基于一读取频率信号的一频率的一第一延迟；一第二延迟电路，产生一第二信号，该第二信号具有独立于该读取频率信号的该频率的一第二延迟；及一选择器电路，如果该第一延迟比该第二延迟短，则响应于该第一信号来产生该时序信号，或如果该第二延迟比该第一延迟短，则响应于该第二信号来产生该时序信号。


2.根据权利要求1所述的存储器装置，更包含：
一第一端口，用于接收具有该频率的该读取频率信号；
一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号；及
多个数据闩锁，耦接至这些感测放大器，在位于该地址的这些存储单元是与这些感测放大器电性断开之后，这些数据闩锁储存从该地址的这些存储单元所读取出的数据，至少直到该读取数据是从该第二端口输出为止。


3.根据权利要求1所述的存储器装置，更包含：
一第一端口，用于接收具有该频率的该读取频率信号；与
一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号，
其中，该读取频率信号的该频率系介于从一较低读取脉冲频率到一较高读取脉冲频率的范围内，基于该较高读取脉冲频率的该第一延迟系比一感测时间长且短于该第二延迟，而该第二延迟系比该感测时间长且短于基于该较低读取脉冲频率的该第一延迟，该感测时间介于从该第一端口接收该地址的所有位至形成可代表所感应的一第一数据的一信号之间，该第一数据被提供至该第二端口。


4.根据权利要求1所述的存储器装置，更包含：
一第一端口，用于接收具有该频率的该读取频率信号，
其中该第一端口是该存储器装置的一外部端口。


5.根据权利要求1所述的存储器装置，更包含：
一第一端口，用于接收具有该频率的该读取频率信号；及
一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号，
其中该第二端口为该存储器装置的一外部端口，该第二端口包含该存储器装置的一或多个外部接脚。


6.根据权利要求1所述的存储器装置，其中：
该第一延迟开始于该读取频率信号中的一特定周期，且该第一延迟的一期间对应于该读取频率信号中的一预定数目的周期；及
该第二延迟开始于该读取频率信号中的该特定周期，且具有一固定期间。


7.根据权利要求6所述的存储器装置，其中，在该读取频率信号中的一组地址周期中接收该地址，且该读取频率信号中的该特定周期系接续在该组地址周期中的一最终周期之后。


8.根据权利要求1所述的存储器装置，更包含：
一第一端口，用于接收具有该频率的该读取频率信号；及
一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号，
其中，在该读取频率信号中的一组数据输出周期中，从位于该地址的这些存储单元所读取出的数据是从该第二端口输出，且在该组数据输出周期中的一第一周期之前，位于该地址的这些存储单元系电性断开于这些感测放大器。


9.根据权利要求1所述的存储器装置，更包含：
一第一端口，用于接收具有该频率的该读取频率信号；与
一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号，
其中，在该读取频率信号中的一组地址周期中接收该地址，在该读取频率信号中的一组数据输出周期中，从位于该地址的这些存储单元所读取出的数据是从该第二端口输出，而该时序信号系在一延迟内产生，该延迟开始于该组地址周期中的一最终周期且结束于该组数据输出周期中的一第一周期，该延迟的一期间相关于该读取频率信号中的一预定数目之周期。


10.根据权利要求1所述的存储器装置，其中，该选择器电路包含一逻辑AND栅，具有于该第一延迟接收该第一信号及于该第二延迟接收该第二信号的多个输入，及产生该时序信号的一输出。


11.一种用于读取一存储器装置的方法，该存储器装置包含一存储单元阵列，及与该存储单元阵列的多个存储单元耦接的多个感测放大器，该方法包含：
接收与一读取频率信号同步的一地址；
在一读取周期中，将位于该地址的这些存储单元电性耦合至这些感测放大器；
在该读取周期中，响应于一时序信号使位于该地址的这些存储单元与这些感测放大器电性断开；及
产生该时序信号，包含：
产生一第一信号，具有基于该读取频率信号的一频率的一第一延迟；
产生一第二信号，具有一独立于该读取频率信号的该频率的一第二延迟；及
如果该第一延迟比该第二延迟短，则响应于该第一信号来产生该时序信号，或如果该第二延迟比该第一延迟短，则响应于该第二信号来产生该时序信号。


12.根据权利要求11所述的方法，其中该存储器装置更包含：一第一端口，用于接收具有该频率的该读取频率信号；一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号；及多个数据闩锁，耦接至多个感测放大器，该方法更包含：
在位于该地址的这些存储单元是与这些感测放大器电性断开之后，这些数据闩锁储存从该地址的这些存储单元所读取出的数据，至少直到该读取数据是从该第二端口输出为止。


13.根据权利要求11所述的方法，其中该存储器装置更包含：一第一端口，用于接收具有该频率的该读取频率信号与一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号，其中，该读取频率信号的该频率系介于从一较低读取脉冲频率到一较高读取脉冲频率的范围内，基于该较高读取脉冲频率的该第一延迟系比一感测时间长且短于该第二延迟，而该第二延迟系比该感测时间长且短于基于该较低读取脉冲频率的该第一延迟，该感测时间介于从该第一端口接收该地址的所有位至形成可代表所感应的一第一数据的一信号之间，该第一数据被提供至该第二端口。...

【专利技术属性】
技术研发人员：杨尚辑，廖惇雨，张益维，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71