半导体器件制造技术

提供了一种半导体器件。该半导体器件包括：第一线图案，设置在衬底上并沿第一方向延伸；第一栅电极，围绕第一线图案并沿第二方向延伸，第一方向与第二方向垂直相交；第一晶体管，包括第一线图案和第一栅电极；第二线图案，设置在衬底上并沿第一方向延伸；第二栅电极，围绕第二线图案并沿第二方向延伸；以及第二晶体管，包括第二线图案和第二栅电极，其中第一线图案在第二方向上的宽度不同于第二线图案在第二方向上的宽度。

semiconductor device

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求在韩国知识产权局于2018年9月14日提交的韩国专利申请No.10-2018-0110127以及于2019年1月17日提交的韩国专利申请No.10-2019-0006151的优先权，其公开内容通过全文引用一并于此。
本公开涉及一种半导体器件。
技术介绍
作为用于提高半导体器件集成密度的微缩技术，已经提出了多栅晶体管，其中在衬底上形成鳍片或纳米线形状的硅体，并且在硅体的表面上形成多个栅极。多栅晶体管使用三维(3D)沟道，因此易于按比例放大或缩小。此外，可以在不增加多栅晶体管栅长的情况下改善多栅晶体管的电流控制能力。此外，可以有效地抑制短沟道效应(SCE)，即沟道区的电位受漏极电压影响的现象。
技术实现思路
本公开的实施例提供了一种半导体器件，通过控制要堆叠的线图案的宽度和数量，能够减少短沟道效应(SCE)并且容易地控制电流量。然而，本专利技术不限于本文所述的内容。通过参考下面给出的对本公开的详细描述，本公开的上述和其他实施例对于本公开所属领域的普通技术人员将变得更加显而易见。根据本公开的实施例，提供了一种半导体器件，包括：第一线图案，设置在衬底上并沿第一方向延伸；第一栅电极，围绕第一线图案并沿第二方向延伸，第一方向与第二方向垂直相交；第一晶体管，包括第一线图案和第一栅电极；第二线图案，设置在衬底上并沿第一方向延伸；第二栅电极，围绕第二线图案并沿第二方向延伸；以及第二晶体管，包括第二线图案和第二栅电极，其中第一线图案在第二方向上的宽度不同于第二线图案在第二方向上的宽度。根据本公开的前述和其他实施例，提供了一种半导体器件，包括：第一线图案，设置在衬底上并沿第一方向延伸；第二线图案，设置在衬底上并沿第一方向延伸，第二线图案在第二方向上与第一线图案间隔开，第一方向与第二方向垂直相交；第三线图案，设置在衬底上并沿第一方向延伸，第三线图案在第一方向上与第一线图案间隔开；以及第四线图案，设置在衬底上并沿第一方向延伸，第四线图案在第一方向上与第二线图案间隔开并且在第二方向上与第三线图案间隔开，其中第一线图案包括在第二方向上彼此相对的第一表面和第二表面，第二线图案包括在第二方向上彼此相对的第三表面和第四表面，第三线图案包括在第二方向上彼此相对的第五表面和第六表面，第四线图案包括在第二方向彼此相对的第七表面和第八表面，第一表面和第四表面之间的第一距离大于第二表面和第三表面之间的第二距离，第五表面和第八表面之间的第三距离大于第六表面和第七表面之间的第四距离，第一距离与第三距离相同，第二距离与第四距离不同。根据本公开的前述和其他实施例，提供了一种半导体器件，包括：第一线图案，设置在衬底上并沿第一方向延伸；第一栅电极，围绕第一线图案并沿第二方向延伸，第二方向与第一方向垂直相交；第二线图案，设置在衬底上并沿第一方向延伸，第二线图案在第一方向上与第一线图案间隔开；第二栅电极，围绕第二线图案并沿第二方向延伸；第一绝缘体，设置在衬底上，在平面视图中处于第一线图案和第二线图案之间；以及第三栅电极，沿第二方向延伸并设置在第一绝缘体上，第三栅电极设置在第一栅电极和第二栅电极之间，其中第一线图案在第二方向上的宽度不同于第二线图案在第二方向上的宽度。根据以下具体实施方式部分、附图和权利要求书，其他特征和实施例可以是显而易见的。附图说明通过参考附图详细地描述实施例，本公开的上述和其他实施例和特征将变得更加显而易见，附图中：图1是根据本公开的一些实施例的半导体器件的布局图；图2是根据本公开的实施例沿图1的线A-A′和B-B′截取的横截面图；图3是根据本公开的实施例沿图1的线C-C′和D-D′截取的横截面图；图4是根据本公开的实施例沿图1的线A-A′和B-B′截取的横截面图；图5是根据本公开的实施例沿图1的线A-A′和B-B′截取的横截面图；图6是根据本公开的实施例沿图1的线C-C′和D-D′截取的横截面图；图7是根据本公开的一些实施例的半导体器件的布局图；图8是示出图7的区域MA1的放大图；图9是示出图7的区域MB1的放大图；图10是沿图7的线E-E′和F-F′截取的横截面图；图11是根据本公开的一些实施例的半导体器件的布局图；图12是沿图11的线M-M′截取的横截面图；图13是根据本公开的一些实施例的半导体器件的布局图；图14是沿图13的线O-O′截取的横截面图；图15是根据本公开的一些实施例的半导体器件的布局图；图16是示出图15的区域MA2的放大图；图17是根据本公开的一些实施例的半导体器件的布局图；以及图18是根据本公开的一些实施例的半导体器件的布局图。具体实施方式在下文中将参考图1至图3描述根据本公开的一些实施例的半导体器件。图1是根据本公开的一些实施例的半导体器件的布局图。图2是沿图1的线A-A′和B-B′截取的横截面图。图3是沿图1的线C-C′和D-D′截取的横截面图。参照图1至图3，根据本公开的一些实施例的半导体器件可以包括形成在衬底100上的第一晶体管TR1和第二晶体管TR2。衬底100可以是例如体硅或绝缘体上硅(SOI)衬底。例如，衬底100可以是硅衬底，或可以包括其他材料，例如硅锗、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。在某些实施例中，衬底100可以是其上形成有外延层的基底衬底。第一鳍型图案101和第二鳍型图案102可以从衬底100突出。第一鳍型图案101和第二鳍型图案102可以沿第一方向X延伸。第一鳍型图案101和第二鳍型图案102可以设置在衬底100上，彼此间隔开。第一鳍型图案101和第二鳍型图案102可以通过蚀刻部分衬底100来形成，或者可以包括从衬底100生长的外延层。第一鳍型图案101和第二鳍型图案102可以由例如元素半导体材料如硅(Si)或锗(Ge)形成。或者，第一鳍型图案101和第二鳍型图案102可以包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。例如，第一鳍型图案101和第二鳍型图案102可以包括IV-IV族化合物半导体，例如包括碳(C)、Si、Ge和锡(Sn)中至少两种的二元或三元化合物或通过以IV族元素掺杂该二元或三元化合物而获得的化合物。例如，第一鳍型图案101和第二鳍型图案102可以包括III-V族化合物半导体，例如通过组合至少一种III族元素如铝(Al)、镓(Ga)和铟(In)与V族元素如磷(P)、砷(As)和锑(Sb)而获得的二元、三元或四元化合物。在下文中，示例第一鳍型图案101和第二鳍型图案102将被描述为包括Si的结构。场绝缘膜105可以围绕第一鳍型图案101和第二鳍型图案102各自侧壁的至少一些部分。第一鳍型图案101和第二鳍型图案102可以由场绝缘膜105限定。场绝缘膜105可以由例如氧化物膜、氮化物膜、氮氧本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n第一线图案，设置在衬底上并沿第一方向延伸；/n第一栅电极，围绕所述第一线图案并沿第二方向延伸，所述第一方向与所述第二方向垂直相交；/n第一晶体管，包括所述第一线图案和所述第一栅电极；/n第二线图案，设置在所述衬底上并沿所述第一方向延伸；/n第二栅电极，围绕所述第二线图案并沿所述第二方向延伸；以及/n第二晶体管，包括所述第二线图案和所述第二栅电极，/n其中所述第一线图案在所述第二方向上的宽度不同于所述第二线图案在所述第二方向上的宽度。/n

【技术特征摘要】
20180914 KR 10-2018-0110127;20190117 KR 10-2019-001.一种半导体器件，包括：
第一线图案，设置在衬底上并沿第一方向延伸；
第一栅电极，围绕所述第一线图案并沿第二方向延伸，所述第一方向与所述第二方向垂直相交；
第一晶体管，包括所述第一线图案和所述第一栅电极；
第二线图案，设置在所述衬底上并沿所述第一方向延伸；
第二栅电极，围绕所述第二线图案并沿所述第二方向延伸；以及
第二晶体管，包括所述第二线图案和所述第二栅电极，
其中所述第一线图案在所述第二方向上的宽度不同于所述第二线图案在所述第二方向上的宽度。


2.根据权利要求1所述的半导体器件，还包括：
一个或多个第三线图案，在与所述第一方向和所述第二方向垂直的第三方向上设置在所述第一线图案上方并沿所述第一方向延伸；以及
一个或多个第四线图案，在所述第三方向上设置在所述第二线图案上方并沿所述第一方向延伸，
其中：
所述第一栅电极围绕每个所述第三线图案，
所述第二栅电极围绕每个所述第四线图案，以及
在所述第三方向上与所述第一线图案重叠的包括所述第三线图案在内的线图案的总数不同于在所述第三方向上与所述第二线图案重叠的包括所述第四线图案在内的线图案的总数。


3.根据权利要求2所述的半导体器件，其中每个所述第三线图案在所述第二方向上的宽度不同于每个所述第四线图案在所述第二方向上的宽度。


4.根据权利要求1所述的半导体器件，其中所述第一线图案在所述第一方向上的宽度与所述第二线图案在所述第一方向上的宽度相同。


5.根据权利要求1所述的半导体器件，还包括：
第三线图案，设置在所述衬底上，在平面视图中处于所述第一线图案和所述第二线图案之间，所述第三线图案沿所述第一方向延伸；以及
第三栅电极，围绕所述第三线图案并沿所述第二方向延伸，
其中：
所述第三线图案包括在所述第一方向上彼此相邻的第一部分和第二部分，以及
所述第三线图案的所述第一部分在所述第二方向上的宽度不同于所述第三线图案的所述第二部分在所述第二方向上的宽度。


6.根据权利要求5所述的半导体器件，其中：
所述第三线图案的所述第一部分在所述第二方向上的宽度与所述第一线图案在所述第二方向上的宽度相同，以及
所述第三线图案的所述第二部分在所述第二方向上的宽度与所述第二线图案在所述第二方向上的宽度相同。


7.根据权利要求1所述的半导体器件，其中所述第一晶体管和所述第二晶体管的沟道区具有相同的电极性。


8.根据权利要求1所述的半导体器件，其中所述第一晶体管和所述第二晶体管的沟道区具有彼此不同的电极性。


9.根据权利要求8所述的半导体器件，其中所述第一栅电极和所述第二栅电极在所述第二方向上彼此直接连接。


10.根据权利要求1所述的半导体器件，其中：
所述第一晶体管形成在所述衬底的逻辑区中，以及
所述第二晶体管形成在所述衬底的静态随机存取存储器形成区中。


11.一种半导体器件，包括：
第一线图案，设置在衬底上并沿第一方向延伸；
第二线图案，设置在所述衬底上并沿所述第一方向延伸，所述第二线图案在第二方向上与所述第一线图案间隔开，所述第一方向与所述第二方向垂直相交；
第三线图案，设置在所述衬底上并沿所述第一方向延伸，所述第三线图案在所述第一方向上与所述第一线图案间隔开；以及
第四线图案，设置在所述衬底上并沿所述第一方向延伸，所述第四线图案在所述第一方向上与所述第二线图案间隔开，并且在所述第二方向上与所述第三线图案间隔开，
其中：
所述第一线图案包括在所述第二方向上彼此相对的第一表面和第二表面，
所述第二线图案包括在所述第二方向上彼此相对的第三表面和第四表面，
所述第三线图案包括在所述第二方向上彼此相对的第五表面和第六表面，
所述第四线图案包括在所述第二方向上彼此相对的第七表面和第八表面，
所述第一表面和所述第四表面之间的第一距离大于所述第二表面和所述第三表面之间的第二距离，
所述第五表面和所述第八表面之间的第三距离大于所述第六表面和所述第七表面之间的第四距离，
所述第一距离与所述第三距离相同...

【专利技术属性】
技术研发人员：姜明吉，金洞院，裴金钟，千宽永，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR