排列电路制造技术

本发明专利技术公开排列电路。根据本发明专利技术的一实施例，排列电路包括反馈场效应电子器件的源极区域和辅助电子器件的漏极区域串联的多个反馈场效应排列器件，反馈场效应电子器件与位线及第一字线相连接，辅助电子器件与源线及第二字线相连接，向第一字线施加在第一栅极电压或第二栅极电压中的一个来存储第一逻辑状态的数据或第二逻辑状态的数据。

Permutation circuit

【技术实现步骤摘要】
排列电路本申请要求于2018年09月05日提交且申请号为10-2018-0106118的韩国专利申请的优先权，其全部内容通过引用结合在本申请中。
本专利技术涉及排列电路，更具体地，涉及具有包括氮化物电荷储存层来变换易失性存储动作和非易失性存储动作的反馈场效应器件和辅助电子器件的利用多个反馈场效应排列器件的排列电路。
技术介绍
当前，随着互补金属氧化物半导体(CMOS，complementarymetal-oxide-semiconductor)技术的缩小，处理器和存储速度之间的空隙，即，“存储壁”为整个系统性能的主要屏障，由此，相互连接延迟及电力消耗增加。作为解决方案提出了三维集成，根据以往研究，三维集成为了解决这种问题而提供更高的带宽和更短的线长。并且，进行着单一单元没有电容器的DARM和闪存集成的几种研究。因此，利用在单一单元没有电容器的DARM与闪存集成的技术来在三维集成中减少生成成本并提高收益率。但是，作为在单一单元没有电容器的DARM与闪存集成的主要问题，存在易失性存储动作中储存的电荷被搅乱的现象。因此，以往易失性DRAM存储器件或非易失性闪存器件的结构呈可使用各个的特性的器件结构，当选择性需求易失性或非易失性动作特性时，可灵活地使用多个存储器件。由此，需要可通过简单结构实现存储器件的小型化及集成化，在具有减少泄漏电流的低电力及高效率特征的小的存储窗也可以确保充分的读取感应余量(readsensingmargin)的新结构的存储器件的开发。反馈场效应晶体管(FBFET，feedbackfield-effecttransistor)因在单一单元中集成非易失性存储器和易失性存储器的有利候补中的一个。反馈场效应晶体管正极反馈机制而呈现出几乎为零的亚阈值摆动(SS)及优秀的易失性存储特性，因几乎没有亚阈值摆动，因此，反馈场效应晶体管可具有大的检测域。反馈场效应晶体管即使没有冲击离子化也呈现出其特性，因此，可提供储存于电荷储存层的电荷的搅乱现象免疫。在之前研究中，反馈场效应晶体管因如电荷陷阱垫片或双门的结构而使用复杂的动作方式。因此，需要易失性/非易失性动作特性以在一个器件内体现的方式具有卓越的电、物理、结构特性的反馈场效应晶体管器件的开发。现有技术文献专利文献专利文献1：韩国公开专利第10-2017-0127645号，“具有垂直半导体柱的双门存储器件”专利文献2：韩国授权专利第10-1857873号，“逻辑半导体器件”专利文献3：韩国授权专利第10-1835231号，“半导体器件”
技术实现思路
本专利技术的目的在于，提供在一个器件体现易失性及非易失性动作特性的利用反馈场效应电子器件的排列电路。本专利技术的目的在于，提供可实现存储器件的小型化及集成化、减少泄漏电流来具有低电力及高效率的特征的利用反馈场效应电子器件的排列电路。本专利技术的目的在于，提供在相对短的时间内检测电流来执行读取动作的利用反馈场效应电子器件的排列电路。本专利技术的目的在于，随着执行在相对短的时间内检测电流的高检测域和快速写入动作来防止因小型化而发生的短通道效应。本专利技术的目的在于，提供在写入及擦除过程中需要低的施加电压而具有低电力消耗的利用反馈场效应电子器件的排列电路。根据本专利技术的一实施例，排列电路包括反馈场效应电子器件的源极区域和辅助电子器件的漏极区域串联的多个反馈场效应排列器件，上述反馈场效应电子器件与位线及第一字线相连接，上述辅助电子器件与源线及第二字线相连接，向上述第一字线施加第一栅极电压或第二栅极电压中的一个来存储第一逻辑状态的数据或第二逻辑状态的数据。根据本专利技术的一实施例，上述反馈场效应电子器件包括：二极管结构体，包括第一导电型区域、第二导电型区域、内在区域及阻挡区域，上述内在区域配置于上述第一导电型区域与上述第二导电型区域之间，上述阻挡区域配置于上述内在区域与上述第二导电型区域之间；通道氧化物层，用于包围上述阻挡区域和上述内在区域；电荷储存层，配置于上述通道氧化物层上，用于储存从上述二极管结构体流入的电荷；块氧化物层，用于包围上述通道氧化物层和上述电荷储存层；以及栅极，在上述块氧化物层上以包围上述内在区域的方式配置。根据本专利技术的一实施例，在通过上述栅极施加上述第一栅极电压，通过上述第一导电型区域及上述第二导电型区域施加接地电压的情况下，上述电荷储存层对从上述内在区域流入的电子进行捕集(trap)。根据本专利技术的一实施例，在通过上述栅极施加第二栅极电压，通过上述第一导电型区域及上述第二导电型区域施加上述接地电压的情况下，上述电荷储存层向上述内在区域释放上述捕集的电子。根据本专利技术的一实施例，在通过上述第一导电型区域及上述栅极施加上述接地电压，通过上述第二导电型区域施加第一漏极电压的情况下，上述反馈场效应排列器件通过上述第一导电型区域输出与上述捕集的电子或上述释放的电子有关的电流。根据本专利技术的一实施例，上述第一栅极电压大于上述接地电压，上述第二栅极电压小于上述接地电压。根据本专利技术的一实施例，在上述位线的电压浮动，通过上述第一字线施加第一栅极电压，通过上述第二字线施加上述第一栅极电压的一半电压的情况下，上述电荷储存层存储上述第一逻辑状态的数据。根据本专利技术的一实施例，在通过上述位线施加与上述第一栅极电压相应的电压，在上述第一字线及上述第二字线施加接地电压的情况下，上述电荷储存层存储上述第二逻辑状态的数据。根据本专利技术的一实施例，上述电荷储存层利用氮化硅形成，上述通道氧化物层利用二氧化硅形成，上述块氧化物层利用氧化铝形成。根据本专利技术的一实施例，上述二极管结构体将上述第一导电型区域利用为源极区域，将上述第二导电型区域利用为漏极区域，将上述内在区域和上述阻挡区域用为通道区域，上述第一源极区域、上述漏极区域及上述通道区域的长度相同。根据本专利技术的一实施例，在上述二极管结构体中，在上述第一导电型区域及上述阻挡区域掺杂n型杂质，在上述第二导电型区域掺杂p型杂质。根据本专利技术的一实施例，在上述二极管结构体中，上述内在区域和上述阻挡区域作为电荷移动的通道区域动作，上述第一导电型区域、上述第二导电型区域及上述通道区域的长度相同。根据本专利技术的一实施例，上述块氧化物层的厚度大于上述电荷储存层的厚度，上述通道氧化物层的厚度小于上述电荷储存层的厚度。根据本专利技术的一实施例，在通过上述栅极施加第四栅极电压，通过上述第二导电型区域施加第一漏极电压的情况下，上述反馈场效应电子器件存储第一逻辑状态的数据。根据本专利技术的一实施例，在通过上述栅极施加上述第四栅极电压，通过上述第二导电型区域施加第二漏极电压的情况下，上述反馈场效应电子器件存储第二逻辑状态的数据。根据本专利技术的一实施例，在通过上述栅极施加第五栅极电压，通过上述第二导电型区域施加第三漏极电压的情况下，上述反馈场效应电子器件维持上述第一逻辑状态的数据或上述第二逻辑状态本文档来自技高网...

【技术保护点】
1.一种排列电路，其特征在于，包括：/n反馈场效应电子器件的源极区域和辅助电子器件的漏极区域串联的多个反馈场效应排列器件，/n所述反馈场效应电子器件与位线及第一字线相连接，/n所述辅助电子器件与源线及第二字线相连接，/n向所述第一字线施加第一栅极电压或第二栅极电压中的一个来存储第一逻辑状态的数据或第二逻辑状态的数据。/n

【技术特征摘要】
20180905 KR 10-2018-01061181.一种排列电路，其特征在于，包括：
反馈场效应电子器件的源极区域和辅助电子器件的漏极区域串联的多个反馈场效应排列器件，
所述反馈场效应电子器件与位线及第一字线相连接，
所述辅助电子器件与源线及第二字线相连接，
向所述第一字线施加第一栅极电压或第二栅极电压中的一个来存储第一逻辑状态的数据或第二逻辑状态的数据。


2.根据权利要求1所述的排列电路，其特征在于，所述反馈场效应电子器件包括：
二极管结构体，包括第一导电型区域、第二导电型区域、内在区域及阻挡区域，所述内在区域配置于所述第一导电型区域与所述第二导电型区域之间，所述阻挡区域配置于所述内在区域与所述第二导电型区域之间；
通道氧化物层，用于包围所述阻挡区域和所述内在区域；
电荷储存层，配置于所述通道氧化物层上，用于储存从所述二极管结构体流入的电荷；
块氧化物层，用于包围所述通道氧化物层和所述电荷储存层；以及
栅极，在所述块氧化物层上以包围所述内在区域的方式配置。


3.根据权利要求2所述的排列电路，其特征在于，在通过所述栅极施加所述第一栅极电压、通过所述第一导电型区域及所述第二导电型区域施加接地电压的情况下，所述电荷储存层对从所述内在区域流入的电子进行捕集。


4.根据权利要求3所述的排列电路，其特征在于，在通过所述栅极施加所述第二栅极电压、通过所述第一导电型区域及所述第二导电型区域施加所述接地电压的情况下，所述电荷储存层向所述内在区域释放捕集的所述电子。


5.根据权利要求4所述的排列电路，其特征在于，在通过所述第一导电型区域及所述栅极施加所述接地电压、通过所述第二导电型区域施加第一漏极电压的情况下，所述反馈场效应排列器件通过所述第一导电型区域输出与捕集的所述电子或释放的所述电子有关的电流。


6.根据权利要求5所述的排列电路，其特征在于，
所述第一栅极电压大于所述接地电压，
所述第二栅极电压小于所述接地电压。


7.根据权利要求2所述的排列电路，其特征在于，在所述位线的电压浮动、通过所述第一字线施加所述第一栅极电压、通过所述第二字线施加所述第一栅极电压的一半电压的情况下，所述电荷储存层存储所述第一逻辑状态的数据。

【专利技术属性】
技术研发人员：金相植，赵庚娥，姜炫求，赵鎭先，任斗赫，金允中，禹率娥，
申请(专利权)人：高丽大学校产学协力团，
类型：发明
国别省市：韩国;KR