存储器芯片内建自测试方法和电路装置制造方法及图纸

本发明专利技术一种存储器芯片内建自测试方法和电路装置，所述方法包括：将原始测试向量输入至待测电路，以生成测试数据信号；将原始测试向量输入至寄存器中，使得原始测试向量与测试数据信号同步；对延迟后的原始测试向量和测试数据信号进行逻辑异或运算，以生成用于表示待测电路是否有效的测试结果指示信号；将延迟后的原始测试向量的相位反转180度生成反相测试向量，并将反相测试向量和测试数据信号进行逻辑与非运算，输出逻辑状态指示值，用于表示待测电路失效时，测试数据信号的逻辑状态；根据测试结果指示信号，择一输出用于表示待测电路的有效测试结果和逻辑状态指示值中的一种。能够判断出待测电路是否有效，而且进一步得到待测电路的失效形态。

Built in self test method and circuit device of memory chip

【技术实现步骤摘要】
存储器芯片内建自测试方法和电路装置
本专利技术涉及半导体集成电路
，具体涉及一种存储器芯片内建自测试方法和电路装置。
技术介绍
随着超大规模半导体集成电路内包含的单元数越来越多，由此带来测试成本所占整个芯片成本的比例越来越大。目前，普遍认为能够有效解决芯片级测试成本的方案是在芯片内部安插“内建自测试(BIST，Build-inSelf-test)”结构，通过这种方案，能够增加芯片测试的可控制性和可观测性，从而使测试向量生成和验证测试变得容易一些。通常的测试方法是对被测芯片加载测试向量，通过收集响应结果并与预期结果对比，来检测芯片是否能够正常工作。在当前的内建自测试结构中，存储器芯片比较电路是将对待测电路进行测试之后输出的测试数据信号即响应结果与测试向量即预期结果做异或逻辑运算，通过运算得到的结果判断待测电路是否能够正常工作。具体的测试过程是：当测试数据信号与测试向量不同时，输出结果为“1”，判断结果是待测电路失效，不能正常工作；当测试数据信号与测试向量相同时，输出结果为“0”，判断结果是待测电路有效，能够正常工作。然而，目前的测试方法中，根据判断结果无法准确得出测试数据信号的状态。原因是，待测电路失效时，存在如下两种可能：当测试数据信号的状态是“1”，测试向量的状态是“0”时，判断结果是待测电路无效；当测试数据信号的状态是“0”，测试向量的状态是“1”时，判断结果也是待测电路无效。此时，测试数据信号的状态在待测电路无效的情况下，包括两种状态“0”和“1”。因此，利用现有的测试方法，根据判断结果无法得知测试数据信号的状态。
技术实现思路
本专利技术提供一种存储器芯片内建自测试方法和电路装置，以克服或缓解
技术介绍
中存在的一个或者更多个问题，至少提供一种有益的选择。作为本专利技术的一个方面，提供了一种存储器芯片内建自测试方法，包括：将原始测试向量输入至待测电路，以生成测试数据信号；将所述原始测试向量输入至寄存器中，以延迟所述原始测试向量的传输时间，使得所述原始测试向量与所述测试数据信号同步；对延迟后的所述原始测试向量和所述测试数据信号进行逻辑异或运算，以生成测试结果指示信号，所述测试结果指示信号用于表示所述待测电路是否有效；将延迟后的所述原始测试向量的相位反转180度生成反相测试向量，并将所述反相测试向量和所述测试数据信号进行逻辑与非运算，输出逻辑状态指示值，所述逻辑状态指示值用于表示所述待测电路失效时，所述测试数据信号的逻辑状态；根据所述测试结果指示信号，择一输出用于表示所述待测电路的有效测试结果和所述逻辑状态指示值中的一种。优选的，在上述存储器芯片内建自测试方法中，将原始测试向量输入至待测电路以生成测试数据信号之前，还包括：根据内建自测控制器产生的测试控制信号生成所述原始测试向量。优选的，在上述存储器芯片内建自测试方法中，所述测试数据信号和延迟后的所述原始测试向量的逻辑状态均包括高电平和低电平，对延迟后的所述原始测试向量和所述测试数据信号进行逻辑异或运算以生成测试结果指示信号的步骤包括：当所述测试数据信号的逻辑状态和延迟后的所述原始测试向量的逻辑状态不同时，进行逻辑异或运算后生成的所述测试结果指示信号为高电平。优选的，在上述存储器芯片内建自测试方法中，当所述测试结果指示信号为高电平时输出所述逻辑状态指示值的步骤包括：当所述测试结果指示信号为高电平且输出所述逻辑状态指示值为高电平时，则表示所述测试数据信号的逻辑状态为低电平；当所述测试结果指示信号为高电平且输出所述逻辑状态指示值为低电平时，则表示所述测试数据信号的逻辑状态为高电平。优选的，在上述存储器芯片内建自测试方法中，所述测试数据信号和延迟后的所述原始测试向量的逻辑状态均包括高电平和低电平，对延迟后的所述原始测试向量和所述测试数据信号进行逻辑异或运算以生成测试结果指示信号的步骤包括：当所述测试数据信号的逻辑状态和延迟后的所述原始测试向量的逻辑状态相同时，进行逻辑异或运算后生成的所述测试结果指示信号表示低电平。优选的，在上述存储器芯片内建自测试方法中，当所述测试结果指示信号为低电平时，输出的所述有效测试结果表示为高阻态。本专利技术还提供了一种存储器芯片内建自测试电路装置，包括待测电路、寄存器、比较电路以及测试结果输出模块；所述待测电路用于根据原始测试向量，生成测试数据信号；所述寄存器用于延迟所述原始测试向量的传输时间，使得延迟后的所述原始测试向量与所述测试数据信号同步输出；所述比较电路连接至所述待测电路和所述寄存器，所述比较电路包括异或门、反相器以及与非门；所述异或门包括第一输入端、第二输入端以及第一信号输出端，所述第一输入端用于输入延迟后的所述原始测试向量，所述第二输入端用于接收所述测试数据信号，所述第一信号输出端用于输出测试结果指示信号，所述测试结果指示信号用于表示所述待测电路是否有效；所述反相器包括反相器输入端和反相器输出端，所述反相器输入端用于接收延迟后的所述原始测试向量，所述反相器输出端用于输出对延迟后的所述原始测试向量的相位反转180度生成的反相测试向量；所述与非门包括第三输入端、第四输入端以及第二信号输出端，所述第三输入端用于接收所述测试数据信号，所述第四输入端连接至所述反相器输出端，所述第四输入端用于接收所述反相测试向量，所述第二信号输出端用于输出逻辑状态指示值，所述逻辑状态指示值用于表示所述待测电路失效时，所述测试数据信号的逻辑状态；所述测试结果输出模块连接至所述异或门和所述与非门，用于根据所述测试结果指示信号，择一输出用于表示所述待测电路有效的有效测试结果和所述逻辑状态指示值中的一种。优选的，在上述存储器芯片内建自测试电路装置中，所述电路装置还包括测试向量生成模块，所述测试向量生成模块包括：内建自测控制器，用于产生测试控制信号；测试向量生成器，用于根据所述测试控制信号生成所述原始测试向量，所述测量向量生成器的输入端连接至所述内建自测控制器，所述测量向量生成器的多个输出端分别连接至所述待测电路和所述寄存器。优选的，在上述存储器芯片内建自测试电路装置中，所述测试结果输出模块为多路复用器并包括选择控制端、第一信号输入端、第二信号输入端以及测试结果输出端；所述选择控制端连接至所述异或门的所述第一信号输出端，用于接收所述测试结果指示信号；所述第一信号输入端连接至所述与非门的所述第二信号输出端，用于接收所述逻辑状态指示值；所述第二信号输入端用于输入用于表示所述待测电路有效的有效测试结果；所述测试结果输出端用于当所述测试结果指示信号为低电平时，联通第二信号输入端，并输出所述有效测试结果，当所述测试结果指示信号为高电平时，联通所述第一信号输入端，并输出所述逻辑状态指示值。本专利技术采用上述技术方案，具有如下优点：本方案对比较电路的功能进行了改进，具体的，将原始测试向量和测试数据信号输入比较电路中，在比较电路中，原始测本文档来自技高网...

【技术保护点】
1.一种存储器芯片内建自测试方法，其特征在于，包括：/n将原始测试向量输入至待测电路，以生成测试数据信号；/n将所述原始测试向量输入至寄存器中，以延迟所述原始测试向量的传输时间，使得所述原始测试向量与所述测试数据信号同步；/n对延迟后的所述原始测试向量和所述测试数据信号进行逻辑异或运算，以生成测试结果指示信号，所述测试结果指示信号用于表示所述待测电路是否有效；/n将延迟后的所述原始测试向量的相位反转180度生成反相测试向量，并将所述反相测试向量和所述测试数据信号进行逻辑与非运算，输出逻辑状态指示值，所述逻辑状态指示值用于表示所述待测电路失效时，所述测试数据信号的逻辑状态；/n根据所述测试结果指示信号，择一输出用于表示所述待测电路有效的测试结果和所述逻辑状态指示值中的一种。/n

【技术特征摘要】
1.一种存储器芯片内建自测试方法，其特征在于，包括：
将原始测试向量输入至待测电路，以生成测试数据信号；
将所述原始测试向量输入至寄存器中，以延迟所述原始测试向量的传输时间，使得所述原始测试向量与所述测试数据信号同步；
对延迟后的所述原始测试向量和所述测试数据信号进行逻辑异或运算，以生成测试结果指示信号，所述测试结果指示信号用于表示所述待测电路是否有效；
将延迟后的所述原始测试向量的相位反转180度生成反相测试向量，并将所述反相测试向量和所述测试数据信号进行逻辑与非运算，输出逻辑状态指示值，所述逻辑状态指示值用于表示所述待测电路失效时，所述测试数据信号的逻辑状态；
根据所述测试结果指示信号，择一输出用于表示所述待测电路有效的测试结果和所述逻辑状态指示值中的一种。


2.如权利要求1所述的存储器芯片内建自测试方法，其特征在于，将原始测试向量输入至待测电路以生成测试数据信号之前，还包括：
根据内建自测控制器产生的测试控制信号生成所述原始测试向量。


3.如权利要求1所述的存储器芯片内建自测试方法，其特征在于，所述测试数据信号和延迟后的所述原始测试向量的逻辑状态均包括高电平和低电平，对延迟后的所述原始测试向量和所述测试数据信号进行逻辑异或运算以生成测试结果指示信号的步骤包括：
当所述测试数据信号的逻辑状态和延迟后的所述原始测试向量的逻辑状态不同时，进行逻辑异或运算后生成的所述测试结果指示信号为高电平。


4.如权利要求3所述的存储器芯片内建自测试方法，其特征在于，当所述测试结果指示信号为高电平时输出所述逻辑状态指示值的步骤包括：
当所述测试结果指示信号为高电平且输出所述逻辑状态指示值为高电平时，表示所述测试数据信号的逻辑状态为低电平；
当所述测试结果指示信号为高电平且输出所述逻辑状态指示值为低电平时，表示所述测试数据信号的逻辑状态为高电平。


5.如权利要求1所述的存储器芯片内建自测试方法，其特征在于，所述测试数据信号和延迟后的所述原始测试向量的逻辑状态均包括高电平和低电平，对延迟后的所述原始测试向量和所述测试数据信号进行逻辑异或运算以生成测试结果指示信号的步骤包括：
当所述测试数据信号的逻辑状态和延迟后的所述原始测试向量的逻辑状态相同时，进行逻辑异或运算后生成的所述测试结果指示信号表示为低电平。


6.如权利要求5所述的存储器芯片内建自测试方法，其特征在于，当所述测试结果指示信号为低电平时，输出的所述有效测试结果表示为高阻态。


7.一...

【专利技术属性】
技术研发人员：杨正杰，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽;34