半导体封装结构制造技术

本发明专利技术涉及一种半导体封装结构，其包括内连接基板、绝缘胶、瞬时电压抑制芯片、至少一根第一导电线与至少一根第二导电线。内连接基板包括底层与顶层，底层包括两块第一导电区块及两块第一导电区块之间的第一绝缘区块，顶层包括两块第二导电区块及两块第二导电区块之间的第二绝缘区块。两块第二导电区块分别设在两块第一导电区块上，第二绝缘区块设在第一绝缘区块上。绝缘胶设在第二绝缘区块上。瞬时电压抑制芯片设在绝缘胶上，且并未与第二导电区块重叠。第一导电线与第二导电线分别电性连接两块第二导电区块，且分别电性连接瞬时电压抑制芯片。

Semiconductor package structure

【技术实现步骤摘要】
半导体封装结构
本专利技术涉及一种封装结构，特别涉及一种半导体封装结构。
技术介绍
因为集成电路装置缩小到纳米等级，所以一些电子产品，如笔记本电脑或手机也制作的比以前更加轻薄短小，对静电放电(ESD)冲击的承受能力也就相应降低。对于这些电子产品，若没有利用适当的ESD保护装置来进行保护，则电子产品很容易受到ESD的冲击，而造成电子产品发生系统重新启动，甚至硬件受到伤害而无法复原的问题。目前，所有的电子产品都被要求能通过IEC61000-4-2标准的ESD测试需求。对于电子产品的ESD问题，使用瞬时电压抑制器(TVS)是较为有效的解决方法，让ESD能量快速透过TVS予以释放，避免电子产品受到ESD的冲击而造成伤害。为了节省印刷电路板的面积，半导体封装结构，例如DFN1006或DFN0603，被设计地尽可能微小化。在传统技术中，许多瞬时电压抑制芯片封装在引脚上芯片(COL)封装中，以达到微小化的目的。如第1图所示，COL封装结构包括二个导线架10、绝缘胶12、瞬时电压抑制芯片14与接合导线16。瞬时电压抑制芯片14经绝缘胶12设在导线架10本文档来自技高网...

【技术保护点】
1.一种半导体封装结构，包括：/n内连接基板，包括底层和顶层，所述底层包括两块第一导电区块和位于所述两块第一导电区块之间的第一绝缘区块，所述顶层包括两块第二导电区块和位于所述两块第二导电区块之间的第二绝缘区块，所述两块第二导电区块分别设在所述两块第一导电区块上，所述第二绝缘区块设在所述第一绝缘区块上；/n绝缘胶，设在所述第二绝缘区块上；/n瞬时电压抑制芯片，设在所述绝缘胶上，且并未与所述两块第二导电区块重叠；以及/n至少一根第一导电线与至少一根第二导电线，所述至少一根第一导电线与所述至少一根第二导电线分别电性连接所述两块第二导电区块，所述至少一根第一导电线与所述至少一根第二导电线还分别电性连接...

【技术特征摘要】
20190910 US 16/565,8741.一种半导体封装结构，包括：
内连接基板，包括底层和顶层，所述底层包括两块第一导电区块和位于所述两块第一导电区块之间的第一绝缘区块，所述顶层包括两块第二导电区块和位于所述两块第二导电区块之间的第二绝缘区块，所述两块第二导电区块分别设在所述两块第一导电区块上，所述第二绝缘区块设在所述第一绝缘区块上；
绝缘胶，设在所述第二绝缘区块上；
瞬时电压抑制芯片，设在所述绝缘胶上，且并未与所述两块第二导电区块重叠；以及
至少一根第一导电线与至少一根第二导电线，所述至少一根第一导电线与所述至少一根第二导电线分别电性连接所述两块第二导电区块，所述至少一根第一导电线与所述至少一根第二导电线还分别电性连接所述瞬时电压抑制芯片。


2.如权利要求1所述的半导体封装结构，其特征在于，所述第一绝缘区块的宽度短于所述第二绝缘区块的宽度，所述瞬时电压抑制芯片分别与每一块所述第一导电区块的一部分重叠。


3.如权利要求1所述的半导体封装结构，其特征在于，所述内连接基板还包括至少一层中间层，所述至少一层中间层设在所述顶层与所述底层之间，所述至少一层中间层包括两块第三导电区块与位于所述两块第三导电区块之间的第三绝缘区块，所述第一绝缘区块的宽度短于所述第三绝缘区块的宽度，所述两块第三导电区块分别设在所...

【专利技术属性】
技术研发人员：陈子平，林昆贤，庄哲豪，曾奕铭，
申请(专利权)人：晶焱科技股份有限公司，
类型：发明
国别省市：中国台湾;71