一种半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，提供衬底，所述衬底上形成有浮栅以及其上的堆叠层，所述堆叠层包括依次层叠的隔离层、控制栅和保护层，所述堆叠层的侧壁上形成有侧墙，所述堆叠层一侧为擦除栅区、另一侧为字线区，所述擦除栅区一侧的浮栅延伸至所述堆叠层以及所述侧墙之外，所述擦除栅区一侧形成有擦除栅，所述字线区一侧形成有字线；选择性去除所述保护层；在所述擦除栅、字线以及控制栅上形成接触塞。该方法无需额外的掩膜和光刻工艺，简化了制造半导体器件的工艺流程，降低了器件的制造成本。

A manufacturing method of semiconductor devices

【技术实现步骤摘要】
一种半导体器件的制造方法
本专利技术涉及半导体器件及其制造领域，特别涉及一种半导体器件的制造方法。
技术介绍
随着半导体技术的不断发展，包括浮栅型闪存的半导体器件得到了广泛的应用。浮栅型闪存是一种非易失性存储器，具有集成度高、存储速度快、易于擦除和重写等优点。然而随着集成电路特征尺寸的不断减小，半导体器件的制备工艺较为复杂，制造成本高。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种半导体器件的制造方法，简化半导体器件的制造工艺，降低制造成本。为实现上述目的，本专利技术有如下技术方案：一种半导体器件的制造方法，包括：提供衬底，所述衬底上形成有浮栅以及其上的堆叠层，所述堆叠层包括依次层叠的隔离层、控制栅和保护层，所述堆叠层的侧壁上形成有侧墙，所述堆叠层一侧为擦除栅区、另一侧为字线区，所述擦除栅区一侧的浮栅延伸至所述堆叠层以及所述侧墙之外，所述擦除栅区一侧形成有擦除栅，所述字线区一侧形成有字线；选择性去除所述保护层；在所述擦除栅、字线以及控制栅上形成接触塞。可选的，采用湿法腐蚀选择性去除所述保护层。可选的，所述擦除栅、字线以及控制栅为多晶硅，所述保护层为氮化硅，所述湿法腐蚀采用的溶液为磷酸。可选的，采用湿法腐蚀选择性去除保护层之前，保护层的厚度范围为100-200埃。可选的，所述浮栅和堆叠层的形成方法包括：在所述衬底上依次沉积浮栅层以及隔离层、控制栅和保护层；进行所述隔离层、控制栅和保护层的图案化，以形成堆叠层；在所述堆叠层的侧壁形成侧墙；在所述堆叠层一侧侧墙的侧壁上形成牺牲层；以所述堆叠层以及所述牺牲层为掩蔽，进行所述浮栅层的图案化，以形成浮栅，所述牺牲层一侧为擦除栅区、另一侧为字线区；去除所述牺牲层。可选的，所述侧墙包括从堆叠层的侧壁依次层叠的氧化硅层和氮化硅层。可选的，在衬底上沉积的保护层的厚度范围为600-700埃；采用湿法腐蚀选择性去除保护层之前，保护层的厚度范围为100-200埃。可选的，所述牺牲层为氧化硅层。可选的，所述牺牲层的厚度范围为300-350埃。可选的，在所述擦除栅、字线以及控制栅上形成所述接触塞的步骤包括：在所述擦除栅、字线以及控制栅上形成介质层；在所述介质层中形成接触孔；进行所述接触孔的填充，以形成所述接触塞。本专利技术实施例提供的半导体器件的制造方法，在衬底上形成浮栅以及堆叠层，堆叠层包括依次层叠的隔离层、控制栅和保护层，堆叠层的侧壁上形成有侧墙，所述堆叠层一侧为擦除栅区、另一侧为字线区，擦除栅区一侧的浮栅延伸至所述堆叠层以及侧墙之外，擦除栅区一侧形成有擦除栅，字线区一侧形成有字线，而后，选择性去除所述保护层，无需经过光刻、掩膜等工艺，选择性地去除保护层，然后在擦除栅、字线以及控制栅上形成接触塞。该方法简化了制造半导体器件的工艺流程，降低了器件的制造成本。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1示出了根据本专利技术实施例的半导体器件的制造方法的流程示意图；图2-17示出了根据本专利技术实施例的制造方法形成半导体器件的过程中器件剖面结构示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本专利技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。正如
技术介绍
的描述，随着集成电路特征尺寸的不断减小，包括浮栅型闪存的半导体器件的制备工艺较为复杂，制造成本高。为此，本申请提出了一种半导体器件的制造方法，在衬底上形成浮栅以及堆叠层，堆叠层包括依次层叠的隔离层、控制栅和保护层，堆叠层的侧壁上形成有侧墙，所述堆叠层一侧为擦除栅区、另一侧为字线区，擦除栅区一侧的浮栅延伸至堆叠层以及侧墙之外，擦除栅区一侧形成有擦除栅，字线区一侧形成有字线，在形成擦除栅以及字线之后，选择性去除堆叠层中的保护层，以引出控制栅，在去除保护层的过程中，无需经过光刻、掩膜等工艺，选择性地去除保护层，然后在擦除栅、字线以及控制栅上形成接触塞。该方法简化了制造半导体器件的工艺流程，降低了器件的制造成本。为了更好地理解本申请的技术方案和技术效果，以下将结合流程图1和附图2-17对具体的实施例进行详细的描述。参考图1，在步骤S01，提供半导体衬底100，所述衬底100上形成有浮栅102’以及其上的堆叠层110，所述堆叠层110包括依次层叠的隔离层103、控制栅104和保护层105，所述堆叠层110的侧壁上形成有侧墙111、112，所述堆叠层110一侧为擦除栅区1102、另一侧为字线区1101，所述擦除栅区1102一侧的浮栅102’延伸至所述堆叠层110以及所述侧墙111、112之外，所述擦除栅区1102一侧形成有擦除栅116，所述字线区1101一侧形成有字线117，参考图14所示。在本申请实施例中，半导体衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，SiliconOnInsulator)或GOI(绝缘体上锗，GermaniumOnInsulator)等。在其他实施例中，半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。所述半导体衬底100可以已经形成有隔离区(图未示出)，隔离区可以包括二氧化硅或其他可以分开器件的有源区的材料。在本实施例中，所述衬底100为硅衬底。本实施例中，可以采用如下方法形成上述的浮栅102’以及其上的堆叠层110，具体的，在步骤S101中，在衬底100上依次沉积浮栅层102、隔离层103、控本文档来自技高网...

【技术保护点】
1.一种半导体器件的制造方法，其特征在于，包括：/n提供衬底，所述衬底上形成有浮栅以及其上的堆叠层，所述堆叠层包括依次层叠的隔离层、控制栅和保护层，所述堆叠层的侧壁上形成有侧墙，所述堆叠层一侧为擦除栅区、另一侧为字线区，所述擦除栅区一侧的浮栅延伸至所述堆叠层以及所述侧墙之外，所述擦除栅区一侧形成有擦除栅，所述字线区一侧形成有字线；/n选择性去除所述保护层；/n在所述擦除栅、字线以及控制栅上形成接触塞。/n

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：
提供衬底，所述衬底上形成有浮栅以及其上的堆叠层，所述堆叠层包括依次层叠的隔离层、控制栅和保护层，所述堆叠层的侧壁上形成有侧墙，所述堆叠层一侧为擦除栅区、另一侧为字线区，所述擦除栅区一侧的浮栅延伸至所述堆叠层以及所述侧墙之外，所述擦除栅区一侧形成有擦除栅，所述字线区一侧形成有字线；
选择性去除所述保护层；
在所述擦除栅、字线以及控制栅上形成接触塞。


2.根据权利要求1所述的制造方法，其特征在于，采用湿法腐蚀选择性去除所述保护层。


3.根据权利要求2所述的制造方法，其特征在于，所述擦除栅、字线以及控制栅为多晶硅，所述保护层为氮化硅，所述湿法腐蚀采用的溶液为磷酸。


4.根据权利要求2所述的制造方法，其特征在于，采用湿法腐蚀选择性去除保护层之前，保护层的厚度范围为100-200埃。


5.根据权利要求1-4任一项所述的制造方法，其特征在于，所述浮栅和堆叠层的形成方法包括：
在所述衬底上依次沉积浮栅层以及隔离层、控制栅和保护层；
进行所述隔离层、控制栅和保护层...

【专利技术属性】
技术研发人员：张超然，李赟，周俊，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北;42