【技术实现步骤摘要】
集成芯片及其测试方法
本专利技术涉及集成芯片
，尤其是涉及一种集成芯片及其测试方法。
技术介绍
随着电子设备处理能力需求的日益增加，芯片作为决定电子设备处理能力的主要因素之一，其内部设计也日趋复杂，为了保证芯片内部复杂的功能可以得到充分的验证测试，多数芯片会在内部增加可测试性设计。目前主要是通过芯片的IO(Input/Output，输入/输出)接口来实现对芯片的功能进行测试，因此IO的可用数量便决定了芯片的可测试性能，另外由于现有芯片对于高速信号无法通过功能测试，因此芯片的功能测试受到芯片IO接口数量以及芯片信号速率的限制。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种集成芯片及其测试方法，可以有效减少功能测试所需的IO接口数量，还可以有效缓解芯片信号速率对功能测试的限制。第一方面，本专利技术实施例提供了一种集成芯片，包括：低速通用接口、eFPGA电路和至少一个功能电路；所述低速通用接口与所述eFPGA电路相连，且所述eFPGA电路与每个所述功能电路均相连；其中，所述低速通用接口用于接收外接的智能终端发送的测试文件，并将所述测试文件发送给所述eFPGA电...
【技术保护点】
1.一种集成芯片，其特征在于，包括：低速通用接口、eFPGA电路和至少一个功能电路；所述低速通用接口与所述eFPGA电路相连，且所述eFPGA电路与每个所述功能电路均相连；其中，所述低速通用接口用于接收外接的智能终端发送的测试文件，并将所述测试文件发送给所述eFPGA电路；所述eFPGA电路用于基于接收到的所述测试文件获取目标功能电路的测试信号，并将获取的所述测试信号反馈给所述低速通用接口；其中，所述目标功能电路为所述测试文件待测的功能电路；所述低速通用接口还用于将接收到的所述测试信号发送至所述智能终端，以使所述智能终端基于所述测试信号得到所述目标功能电路的功能测试结果。
【技术特征摘要】
1.一种集成芯片，其特征在于，包括：低速通用接口、eFPGA电路和至少一个功能电路；所述低速通用接口与所述eFPGA电路相连，且所述eFPGA电路与每个所述功能电路均相连；其中，所述低速通用接口用于接收外接的智能终端发送的测试文件，并将所述测试文件发送给所述eFPGA电路；所述eFPGA电路用于基于接收到的所述测试文件获取目标功能电路的测试信号，并将获取的所述测试信号反馈给所述低速通用接口；其中，所述目标功能电路为所述测试文件待测的功能电路；所述低速通用接口还用于将接收到的所述测试信号发送至所述智能终端，以使所述智能终端基于所述测试信号得到所述目标功能电路的功能测试结果。2.根据权利要求1所述的芯片，其特征在于，所述eFPGA电路包括与所述低速通用接口连接的接口控制器，以及与所述接口控制器连接的配置模块和信号采样模块；其中，所述配置模块用于配置所述接口控制器的工作模式；所述接口控制器用于根据配置的所述工作模式调整所述低速通用接口的时序；所述低速通用接口用于基于所述时序接收所述智能终端发送的所述测试文件，并将所述测试文件发送给所述eFPGA电路；所述接口控制器还用于基于所述测试文件生成信号读取请求，并将所述信号读取请求发送至所述信号采样模块；所述信号采样模块用于采集所述目标功能电路的测试信号，并在接收到所述信号读取请求时将所述测试信号发送至所述接口控制器。3.根据权利要求2所述的芯片，其特征在于，所述eFPGA电路还包括与所述信号采样模块连接的信号缓存模块；其中，所述信号采样模块还用于将所述测试信号缓存至所述信号缓存模块，并在接收到所述信号读取请求时从所述信号缓存模块中读取缓存的所述测试信号，并将读取的所述测试信号发送至所述接口控制器。4.根据权利要求3所述的芯片，其特征在于，所述eFPGA电路还包括与所述配置模块、所述信号采样模块和所述信号缓存模块均相连的时钟模块；其中，所述配置模块还用于配置所述时钟模块的频率信息；所述时钟模块用于根据所述频率信息，向所述信号采样模块和所述信号缓存模块提供工作时钟。5.根据权利要求3所述的芯片，其特征在于，所述配置模块还与所述信号缓存模块相连；所述芯片还包括依次连接的内部处理器和总线；所述总线与所述配置模块相连；所述内部处理器用于接收所述智能终端发送的测试指令，并在接收到所述测试指令时通过所述总线和所述配置模块读取所述信号缓存模块缓存的所述测试信号，并将读取到所...
【专利技术属性】
技术研发人员：夏云飞，吕平，刘勤让，朱珂，李沛杰，杨堃，刘冬培，徐庆阳，汪欣，张丽，陈艇，徐立明，王晓雪，李晓洁，丁旭，
申请(专利权)人：天津市滨海新区信息技术创新中心，天津芯海创科技有限公司，
类型：发明
国别省市：天津,12
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