半导体装置和半导体装置的制造方法制造方法及图纸

提供了半导体装置和半导体装置的制造方法，在具有场板的半导体装置和半导体装置的制造方法中抑制由于沟槽底部的电场集中所致的耐压的降低。半导体装置具备：第1导电类型的第1半导体层；设置在第1半导体层上的与第1导电类型不同的导电类型的第2导电类型的第2半导体层；在第2半导体层的表面形成的第1导电类型的杂质区；第1电极，其隔着第1绝缘膜与杂质区、第2半导体层和第1半导体层相接；以及第2电极，其隔着第2绝缘膜与第1电极相接并且隔着第3绝缘膜与第1半导体层相接，并且在隔着第3绝缘膜与第1半导体层相接的上部和隔着第3绝缘膜与第1半导体层相接的下部的边界具有PN接合。

Manufacturing Method of Semiconductor Device and Semiconductor Device

【技术实现步骤摘要】
半导体装置和半导体装置的制造方法
本专利技术是涉及半导体装置和半导体装置的制造方法、特别地涉及高耐压半导体装置以及高耐压半导体装置的制造方法的专利技术。
技术介绍
在高耐压半导体装置中，存在耐压的提高和导通电阻的降低成为问题的情况。作为实现高耐压半导体装置的高耐压化和低导通电阻化的方法，提出了嵌入场板构造。在嵌入场板构造中，在漂移层设置沟槽，使嵌入在沟槽内的场板的电位固定，通过使耗尽层从沟槽侧壁起延伸到漂移层内来使漂移层内完全耗尽而实现高耐压。以往，已知在作为以高耐压化为目的的场板构造的半导体装置的文献例如专利文献1中公开的半导体装置。在专利文献1中公开的半导体装置中，在N型漂移区的表面层选择性地设置有P型阱区和N+型源极层区，设置有与N+型源极层区相接并且贯通P型阱区而到达N型漂移区的沟槽，在该沟槽的内部隔着第1绝缘膜设置有场板。此外，在沟槽的内部在场板的上方隔着第2绝缘膜设置有栅极电极，第1绝缘膜具有第2绝缘膜的膜厚以上的厚度，在N型漂移区的内部设置有从沟槽的角部起跨底面而覆盖沟槽的底面的N型低浓度区。即，在专利文献1的半导体装置中，通过在沟槽的底面附近设置N型低浓度区来促进耗尽本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，具备：第1导电类型的第1半导体层；设置在所述第1半导体层上的与所述第1导电类型不同的导电类型的第2导电类型的第2半导体层；在所述第2半导体层的表面形成的所述第1导电类型的杂质区；第1电极，其隔着第1绝缘膜与所述杂质区、所述第2半导体层和所述第1半导体层相接；以及第2电极，其隔着第2绝缘膜与所述第1电极相接并且隔着第3绝缘膜与所述第1半导体层相接，并且在隔着所述第3绝缘膜与所述第1半导体层相接的上部和隔着所述第3绝缘膜与所述第1半导体层相接的下部的边界具有PN接合。

【技术特征摘要】
2018.02.22 JP 2018-0295281.一种半导体装置，其特征在于，具备：第1导电类型的第1半导体层；设置在所述第1半导体层上的与所述第1导电类型不同的导电类型的第2导电类型的第2半导体层；在所述第2半导体层的表面形成的所述第1导电类型的杂质区；第1电极，其隔着第1绝缘膜与所述杂质区、所述第2半导体层和所述第1半导体层相接；以及第2电极，其隔着第2绝缘膜与所述第1电极相接并且隔着第3绝缘膜与所述第1半导体层相接，并且在隔着所述第3绝缘膜与所述第1半导体层相接的上部和隔着所述第3绝缘膜与所述第1半导体层相接的下部的边界具有PN接合。2.根据权利要求1所述的半导体装置，其中，所述第1电极和所述第2电极在俯视情况下邻接地配置。3.根据权利要求1所述的半导体装置，其中，所述第1电极和所述第2电极在俯视情况下重叠地配置。4.根据权利要求1至权利要求3中的任何一项所述的半导体装置，其中，所述第2电极包括多个所述下部和多个所述上部的组并且在多个所述边界的每个处具有PN接合。5.根据权利要求1至权利要求4中的任何一项所述的半导体装置，其中，在所述PN接合的所述边界形成有层叠氧化膜。6.根据权利要求1所述的半导体装置，其中，与形成有所述半导体装置的半导体基板的主面相比所述上部的上...

【专利技术属性】
技术研发人员：山野边智美，竹下佳伸，儿玉一隆，折津美奈子，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：日本,JP