半导体装置和半导体装置的制造方法制造方法及图纸

提供了半导体装置和半导体装置的制造方法，在具有场板的半导体装置和半导体装置的制造方法中抑制由于沟槽底部的电场集中所致的耐压的降低。半导体装置具备：第1导电类型的第1半导体层；设置在第1半导体层上的与第1导电类型不同的导电类型的第2导电类型的第2半导体层；在第2半导体层的表面形成的第1导电类型的杂质区；第1电极，其隔着第1绝缘膜与杂质区、第2半导体层和第1半导体层相接；以及第2电极，其隔着第2绝缘膜与第1电极相接并且隔着第3绝缘膜与第1半导体层相接，并且在隔着第3绝缘膜与第1半导体层相接的上部和隔着第3绝缘膜与第1半导体层相接的下部的边界具有PN接合。

Manufacturing Method of Semiconductor Device and Semiconductor Device

【技术实现步骤摘要】
半导体装置和半导体装置的制造方法
本专利技术是涉及半导体装置和半导体装置的制造方法、特别地涉及高耐压半导体装置以及高耐压半导体装置的制造方法的专利技术。
技术介绍
在高耐压半导体装置中，存在耐压的提高和导通电阻的降低成为问题的情况。作为实现高耐压半导体装置的高耐压化和低导通电阻化的方法，提出了嵌入场板构造。在嵌入场板构造中，在漂移层设置沟槽，使嵌入在沟槽内的场板的电位固定，通过使耗尽层从沟槽侧壁起延伸到漂移层内来使漂移层内完全耗尽而实现高耐压。以往，已知在作为以高耐压化为目的的场板构造的半导体装置的文献例如专利文献1中公开的半导体装置。在专利文献1中公开的半导体装置中，在N型漂移区的表面层选择性地设置有P型阱区和N+型源极层区，设置有与N+型源极层区相接并且贯通P型阱区而到达N型漂移区的沟槽，在该沟槽的内部隔着第1绝缘膜设置有场板。此外，在沟槽的内部在场板的上方隔着第2绝缘膜设置有栅极电极，第1绝缘膜具有第2绝缘膜的膜厚以上的厚度，在N型漂移区的内部设置有从沟槽的角部起跨底面而覆盖沟槽的底面的N型低浓度区。即，在专利文献1的半导体装置中，通过在沟槽的底面附近设置N型低浓度区来促进耗尽层在沟槽底面附近的延伸，缓和电场，由此防止耐压降低。此外，已知在作为场板构造的半导体装置的另外的文献例如专利文献2中公开的半导体装置。在专利文献2中公开的半导体装置中，在N+型半导体基板的第2面侧具备N型漂移层和P型基底层，设置有贯通P型基底层而到达N型漂移层的沟槽。而且，在沟槽内嵌入有沟槽内源极电极和栅极电极。该沟槽内源极电极被固定为外部源极电极的电位。当向N+型半导体电极的第1面侧的漏极电极20施加电压时，沟槽内的场板氧化膜成为电容组成而积累电荷。其结果是，耗尽层从沟槽的侧壁扩展，使N型漂移层内完全耗尽，由此使N型漂移层的电位梯度均匀化，缓和P型基底层、N型漂移层的界面的电场集中。由此能够提高N型漂移层的杂质浓度，能够在维持耐压的同时实现低导通电阻化。现有技术文献专利文献专利文献1：日本特开2011-258834号公报专利文献2：日本特开2013-214551号公报。
技术实现思路
专利技术要解决的问题然而，在专利文献1的半导体装置中，在沟槽生成后向沟槽底面注入杂质之后，通过热处理形成N型低浓度区。因此，发生在向沟槽底面的杂质注入时产生的注入量的偏差、或者由于在之后的工序中的热处理中杂质被引入到沟槽底面的第1绝缘膜内所致的N型低浓度区的杂质浓度的变化。其结果是，产生了控制耗尽层的延伸的N型低浓度区的杂质浓度的控制变得困难、所制造的制品的耐压有偏差（耐压的再现性低）这样的问题。另一方面，在专利文献2的半导体装置中，当施加漏极电压时，电场容易集中到沟槽底部，在电压规格高的情况下，难以得到期望的耐压。即，存在在沟槽底部容易发生电场集中而击穿这样的问题。为了解决这样的问题，需要在不损害作为沟槽的场板的功能的情况下使沟槽底部的绝缘膜所遭受的电位差减小。本专利技术是鉴于上述问题而作出的专利技术，其目的在于，在具有场板的半导体装置和半导体装置的制造方法中，提供抑制由于沟槽底部的电场集中所致的耐压的降低的半导体装置和半导体装置的制造方法。用于解决问题的方案本专利技术的半导体装置是具备如下的半导体装置：第1导电类型的第1半导体层；设置在所述第1半导体层上的与所述第1导电类型不同的导电类型的第2导电类型的第2半导体层；在所述第2半导体层的表面形成的所述第1导电类型的杂质区；隔着第1绝缘膜与所述杂质区、所述第2半导体层和所述第1半导体层相接的第1电极；以及第2电极，其隔着第2绝缘膜与所述第1电极相接并且隔着第3绝缘膜与所述第1半导体层相接，并且在隔着所述第3绝缘膜与所述第1半导体层相接的上部和隔着所述第3绝缘膜与所述第1半导体层相接的下部的边界具有PN接合。另一方面，本专利技术的半导体装置的制造方法是包括如下的制造方法：在半导体基板的主面上形成第1导电类型的第1半导体层的工序；在所述第1半导体层的内部形成第1开口部的工序；在所述第1开口部的底面部和侧壁部对绝缘膜进行成膜而形成凹部的工序；在所述凹部的底面部形成所述第1导电类型的第1电极的工序；在所述第1电极的上部形成与第1导电类型不同的导电类型的第2导电类型的第2电极的工序；在所述绝缘膜的内部形成第3电极的工序；在所述第1开口部的周围的所述第1半导体层形成所述第2导电类型的第2半导体层的工序；以及在所述第2半导体层的上部形成所述第1导电类型的杂质区的工序。专利技术效果根据本专利技术，起到如下这样的效果：在具有场板的半导体装置和半导体装置的制造方法中，提供抑制由于沟槽底部的电场集中所致的耐压的降低的半导体装置和半导体装置的制造方法。附图说明图1是第1实施方式的半导体装置的截面图。图2是示出第1实施方式的半导体装置的制造工序的截面图。图3是第1实施方式的变形例的半导体装置的截面图。图4是第2实施方式的半导体装置的截面图。图5是示出第2实施方式的半导体装置的制造工序的截面图。图6是示出第3实施方式的半导体装置的制造工序的截面图。图7是示出第4实施方式的半导体装置的制造工序的截面图。图8是示出第5实施方式的半导体装置的制造工序的截面图。图9是示出第6实施方式的半导体装置的制造工序的截面图。具体实施方式以下，参照附图来详细地说明本专利技术的实施方式。在本实施方式的半导体装置和半导体装置的制造方法中，作为提高耐压的构造，采用如下结构：在场板的端部设置PN接合二极管而产生由于反向偏置所致的电压下降，由此缓和沟槽底部的电场集中。即，根据本实施方式的半导体装置和半导体装置的制造方法，成为能够通过在场板的底部具有PN接合来仅在场板的端部产生电压下降而抑制耐压降低。此外，由于N-型漂移层内的杂质分布变得均匀，因此再现性高而成为能够确保稳定的耐压。［第1实施方式］参照图1和图2来说明本实施方式的半导体装置10。在本实施方式中，作为基板的一个示例，使用N型硅基板（参照图2）。如图1所示，半导体装置10具备漏极电极212、N+型漏极层201、N-型漂移层202、P型主体层203、N+型源极层204、导电电极205、栅极电极206、绝缘膜207、P型场板208、N型场板209、源极电极211而构成。源极电极211经由导电电极205连接到N+型源极层204，漏极电极212连接到N+型漏极层201。即，半导体装置10被构成为具有纵型场板构造的纵型MOSFET（FieldEffectTransistor：场效应晶体管）。再有，附加到N的“+”意味着是与未附加“+”的层相比更高的杂质浓度，附加到N的“-”意味着是与未附加“-”的层相比更低的杂质浓度。N-型漂移层202是在导通状态下成为电流的流动路径、在断开状态下主要担负耐压的区域。即，在N-型漂移层202中在施加反向电压时耗尽层扩张而保持耐受电压。P型主体层203具有P型阱的功能。绝缘膜207具有将栅极电极206与源极电极211、漏极电极212分离的功能。本实施方式的嵌入型的场板214与栅极电极206一起嵌入在形成于N型硅基板的沟槽213的内部，周围被绝缘膜207覆盖。场板214具备由添加有P型杂质的多晶硅形成的P型场板208和由添加有N型杂质的多晶硅形成的N型场板209。而且，P型场板208和N型场板20本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，具备：第1导电类型的第1半导体层；设置在所述第1半导体层上的与所述第1导电类型不同的导电类型的第2导电类型的第2半导体层；在所述第2半导体层的表面形成的所述第1导电类型的杂质区；第1电极，其隔着第1绝缘膜与所述杂质区、所述第2半导体层和所述第1半导体层相接；以及第2电极，其隔着第2绝缘膜与所述第1电极相接并且隔着第3绝缘膜与所述第1半导体层相接，并且在隔着所述第3绝缘膜与所述第1半导体层相接的上部和隔着所述第3绝缘膜与所述第1半导体层相接的下部的边界具有PN接合。

【技术特征摘要】
2018.02.22 JP 2018-0295281.一种半导体装置，其特征在于，具备：第1导电类型的第1半导体层；设置在所述第1半导体层上的与所述第1导电类型不同的导电类型的第2导电类型的第2半导体层；在所述第2半导体层的表面形成的所述第1导电类型的杂质区；第1电极，其隔着第1绝缘膜与所述杂质区、所述第2半导体层和所述第1半导体层相接；以及第2电极，其隔着第2绝缘膜与所述第1电极相接并且隔着第3绝缘膜与所述第1半导体层相接，并且在隔着所述第3绝缘膜与所述第1半导体层相接的上部和隔着所述第3绝缘膜与所述第1半导体层相接的下部的边界具有PN接合。2.根据权利要求1所述的半导体装置，其中，所述第1电极和所述第2电极在俯视情况下邻接地配置。3.根据权利要求1所述的半导体装置，其中，所述第1电极和所述第2电极在俯视情况下重叠地配置。4.根据权利要求1至权利要求3中的任何一项所述的半导体装置，其中，所述第2电极包括多个所述下部和多个所述上部的组并且在多个所述边界的每个处具有PN接合。5.根据权利要求1至权利要求4中的任何一项所述的半导体装置，其中，在所述PN接合的所述边界形成有层叠氧化膜。6.根据权利要求1所述的半导体装置，其中，与形成有所述半导体装置的半导体基板的主面相比所述上部的上...

【专利技术属性】
技术研发人员：山野边智美，竹下佳伸，儿玉一隆，折津美奈子，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：日本,JP