得到在接通状态下抑制JFET电阻，在断开状态下保护栅极沟槽底部的栅极绝缘膜的半导体装置。具备：第1导电型的第1半导体层；其上层部的第2导电型的第1半导体区域；其上层部的第1导电型的第2半导体区域；栅极沟槽，将第1、2半导体区域沿厚度方向贯通，底面到达第1半导体层内；栅极绝缘膜，覆盖栅极沟槽内壁面；栅极电极，埋入至栅极沟槽内；第2导电型的第2半导体层，在比栅极沟槽底面深的位置沿第1半导体层的厚度方向延伸；第2导电型的第3半导体层，与栅极沟槽的1个侧面以及第1半导体区域底面接触，延伸至比栅极沟槽底面深的位置；以及第1导电型的第4半导体层，在比栅极沟槽底面深的位置夹设在第2与第3半导体层之间。
Semiconductor Device, Its Manufacturing Method and Power Conversion Device
【技术实现步骤摘要】
半导体装置及其制造方法、电力变换装置
本专利技术涉及半导体装置，特别地，涉及具有沟槽栅极的半导体装置。
技术介绍
就使用了硅(Si)的沟槽栅极型的半导体装置而言，由于半导体层的雪崩电场强度比栅极绝缘膜的绝缘破坏电场强度低，因此由半导体层的雪崩电场强度决定出半导体装置的耐压。另一方面，SiC(碳化硅)的雪崩电场强度成为Si的大约10倍，因而就使用了碳化硅的半导体装置(碳化硅半导体装置)而言，半导体层(SiC)的雪崩电场强度与栅极绝缘膜的绝缘破坏电场强度相等。并且，就沟槽栅极型的半导体装置而言，由于如果向半导体装置施加电压，则在沟槽下部的角部产生电场集中，因此在碳化硅半导体装置中首先从沟槽角部的栅极绝缘膜产生绝缘破坏。因此，就沟槽栅极型的碳化硅半导体装置而言，由于栅极绝缘膜的电场强度，耐压受到限制。因此，就现有的沟槽栅极型的碳化硅半导体装置而言，例如在专利文献1中所公开的那样，提出了在n沟道型的情况下，在沟槽下部的漂移层设置被高浓度注入了p型杂质的保护扩散层。另外，就现有的沟槽栅极型的半导体装置而言，如专利文献2所公开的那样，已知设置多个沟槽，在各个沟槽下部设置保护扩散层。通过如上所述在沟槽下部设置保护扩散层，从而能够缓和沟槽角部处的电场集中，使耐压提高。如上述所示，在沟槽下部设置保护扩散层的情况下，在设置于相邻的沟槽之间的保护扩散层之间的漂移层内形成耗尽层，通过该耗尽层而形成JFET区域(JunctionFieldEffectTransistor)。JFET区域作为电阻体而工作，其电阻值由从保护扩散层延展的耗尽层的宽度与沟槽间隔决定。即，随着沟槽间隔变窄(窄间距化)，JFET区域的电阻变大，成为接通电阻增大，使器件特性降低的原因。针对上述问题，例如就专利文献3所公开的沟槽栅极型的碳化硅半导体装置而言，在沟槽的中央部侧壁形成浮置的p型扩散层，在施加低电压时(接通状态时)沟槽底部的p型扩散层是浮置的，抑制由耗尽层引起的窄缩，抑制JFET电阻。另一方面，提出了以下构造，即，通过在施加高电压时(断开状态时)使在各个p型扩散层之间延展的耗尽层接触，换言之，通过所谓的穿通而设为同电位，对沟槽底部的电场进行缓和。但是，就在上部配置了p型扩散层的构造而言，由于上部的p型扩散层的电位与沟槽底部的p型扩散层的电位存在差异，因此存在以下问题，即，穿通的电位变得过大，沟槽底部的栅极绝缘膜的保护效果变低。另外，在耗尽层到达沟槽的中央部侧壁的p型扩散层之后，到达沟槽底部的p型扩散层，因而有时由于体区域与p型扩散层之间的距离，直至电位被固定为止耗费时间，通断特性等的改善变得不充分。专利文献1：日本特开2001-267570号公报专利文献2：日本特开2007-242852号公报专利文献3：日本特开2005-142243号公报
技术实现思路
本专利技术就是为了解决上述这样的问题而提出的，其目的在于提供如下半导体装置，即，针对在栅极沟槽的底部具备用于对栅极绝缘膜进行保护的保护扩散层的沟槽栅极型的半导体装置，在接通状态时能够抑制JFET电阻，在断开状态时能够保护栅极沟槽底部的栅极绝缘膜。本专利技术涉及的半导体装置具备：第1导电型的第1半导体层；第2导电型的第1半导体区域，其设置于所述第1半导体层的上层部；第1导电型的第2半导体区域，其设置于所述第1半导体区域的上层部；栅极沟槽，其以将所述第1以及第2半导体区域沿厚度方向贯通的方式设置，其底面到达所述第1半导体层内；栅极绝缘膜，其覆盖所述栅极沟槽的内壁面；栅极电极，其埋入至所述栅极沟槽内；第2导电型的第2半导体层，其在比所述栅极沟槽的底面深的位置，沿所述第1半导体层的厚度方向延伸；第2导电型的第3半导体层，其与所述栅极沟槽的1个侧面以及所述第1半导体区域的底面接触，延伸至比所述栅极沟槽的底面深的位置；以及第1导电型的第4半导体层，其在比所述栅极沟槽的底面深的位置，夹设在所述第2半导体层与所述第3半导体层之间。专利技术的效果根据本专利技术涉及的半导体装置，在接通状态时作为保护扩散层的第2半导体层的电位是浮置的，在断开状态时作为保护扩散层的第2半导体层的电位被接地，因而能够通过可靠的接地实现通断特性等的改善。另外，在接通状态时能够抑制JFET电阻，在断开状态时能够对栅极沟槽的底部的栅极绝缘膜进行保护。附图说明图1是示意性地表示本专利技术涉及的半导体装置整体的上表面结构的一个例子的俯视图。图2是表示本专利技术涉及的实施方式1的半导体装置的结构的剖面图。图3是对本专利技术涉及的实施方式1的半导体装置的动作进行说明的图。图4是对本专利技术涉及的实施方式1的半导体装置的动作进行说明的图。图5是表示本专利技术涉及的实施方式1的半导体装置的制造工序的剖面图。图6是表示本专利技术涉及的实施方式1的半导体装置的制造工序的剖面图。图7是表示本专利技术涉及的实施方式1的半导体装置的制造工序的剖面图。图8是表示本专利技术涉及的实施方式1的半导体装置的制造工序的剖面图。图9是表示本专利技术涉及的实施方式1的半导体装置的制造工序的剖面图。图10是表示本专利技术涉及的实施方式1的半导体装置的制造工序的剖面图。图11是表示本专利技术涉及的实施方式1的半导体装置的制造工序的剖面图。图12是表示本专利技术涉及的实施方式1的半导体装置的制造工序的剖面图。图13是表示本专利技术涉及的实施方式1的半导体装置的制造工序的剖面图。图14是表示本专利技术涉及的实施方式2的半导体装置的结构的剖面图。图15是表示本专利技术涉及的实施方式2的半导体装置的制造工序的剖面图。图16是表示电力变换系统的结构的框图，在该电力变换系统中应用了本专利技术涉及的实施方式3的电力变换装置。标号的说明1碳化硅半导体衬底，3外延层，4阱区域，5源极区域，6栅极沟槽，12、121阱连接层，13保护扩散层，14分离扩散层。具体实施方式＜前言＞下面，一边参照附图一边对本专利技术涉及的实施方式进行说明。此外，“MOS”这一术语以前被用作金属/氧化物/半导体的接合构造，采用了Metal-Oxide-Semiconductor的首字母。但是，特别地在具有MOS构造的场效应晶体管(以下，简称为“MOS晶体管”)中，从近年的集成化、制造工艺的改善等观点出发，栅极绝缘膜、栅极电极的材料不断得到改善。例如在MOS晶体管中，主要从以自对准的方式形成源极、漏极的观点出发，取代金属而采用多晶硅作为栅极电极的材料。另外，从改善电气特性的观点出发，采用高介电常数的材料作为栅极绝缘膜的材料，但该材料并非必须限定为氧化物。因此，“MOS”这一术语并非必须只限定于采用金属/氧化物/半导体的层叠构造，本说明书也不将那样的限定作为前提。即，鉴于技术常识，这里“MOS”不仅作为源自其语源的缩略语，更广泛地具有还包含导电体/绝缘体/半导体的层叠构造的意义。另外，在以下的记载中，关于杂质的导电型，通常将n型定义为“第1导电型”，将p型定义为“第2导电型”，但也可以是其相反的定义。＜实施方式1＞＜装置结构＞图1是示意性地表示本专利技术涉及的半导体装置整体的上表面结构的一个例子的俯视图。如图1所示，在四边形状的外形的中央部设置有有源区域30，在该有源区域30配置有多个被称为“单位单元(unitcell)”的MOSFET的最小单位构造(MOSFET单元)。在有源区域30，多个栅极沟槽6彼此隔开间隔而本文档来自技高网...
【技术保护点】
1.一种半导体装置，其具备：第1导电型的第1半导体层；第2导电型的第1半导体区域，其设置于所述第1半导体层的上层部；第1导电型的第2半导体区域，其设置于所述第1半导体区域的上层部；栅极沟槽，其以将所述第1以及第2半导体区域沿厚度方向贯通的方式设置，其底面到达所述第1半导体层内；栅极绝缘膜，其覆盖所述栅极沟槽的内壁面；栅极电极，其埋入至所述栅极沟槽内；第2导电型的第2半导体层，其在比所述栅极沟槽的底面深的位置，沿所述第1半导体层的厚度方向延伸；第2导电型的第3半导体层，其与所述栅极沟槽的1个侧面以及所述第1半导体区域的底面接触，延伸至比所述栅极沟槽的底面深的位置；以及第1导电型的第4半导体层，其在比所述栅极沟槽的底面深的位置，夹设在所述第2半导体层与所述第3半导体层之间。
【技术特征摘要】
2018.02.21 JP 2018-0284351.一种半导体装置，其具备：第1导电型的第1半导体层；第2导电型的第1半导体区域，其设置于所述第1半导体层的上层部；第1导电型的第2半导体区域，其设置于所述第1半导体区域的上层部；栅极沟槽，其以将所述第1以及第2半导体区域沿厚度方向贯通的方式设置，其底面到达所述第1半导体层内；栅极绝缘膜，其覆盖所述栅极沟槽的内壁面；栅极电极，其埋入至所述栅极沟槽内；第2导电型的第2半导体层，其在比所述栅极沟槽的底面深的位置，沿所述第1半导体层的厚度方向延伸；第2导电型的第3半导体层，其与所述栅极沟槽的1个侧面以及所述第1半导体区域的底面接触，延伸至比所述栅极沟槽的底面深的位置；以及第1导电型的第4半导体层，其在比所述栅极沟槽的底面深的位置，夹设在所述第2半导体层与所述第3半导体层之间。2.根据权利要求1所述的半导体装置，其中，所述第4半导体层以沿着所述第2半导体层的侧面而具有恒定的宽度地延伸、至少覆盖所述第2半导体层的所述侧面的方式设置。3.根据权利要求2所述的半导体装置，其中，所述第4半导体层的宽度为0.1μm～0.3μm。4.根据权利要求1所述的半导体装置，其中，所述第4半导体层的杂质浓度具有与所述第1半导体层的杂质浓度相同，或者比所述第1半导体层低的浓度。5.根据权利要求1所述的半导体...
【专利技术属性】
技术研发人员：香川泰宏，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本,JP
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