半导体装置制造方法及图纸

实施方式提供可提高可靠性的半导体装置，其具备第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第2电极和第1层。上述第1半导体区域被设置于上述第1电极之上。上述第1半导体区域具有第1区域和被设置于上述第1区域的周围的第2区域。上述第2半导体区域被设置于上述第1区域之上。上述第2电极被设置于上述第2半导体区域之上且包含金属。上述第1层包含氮化硅、氧化硅及氧氮化硅中的至少任一者。上述第1层具有第1部分、第2部分和第3部分。上述第1部分被设置于上述第2区域之上。

Semiconductor Device

【技术实现步骤摘要】
半导体装置关联申请本申请享受以日本专利申请2018-27180号(申请日：2018年2月19日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及半导体装置。
技术介绍
二极管、MOSFET(金属氧化物半导体场效应晶体管；MetalOxideSemiconductorFieldEffectTransistor)、IGBT(绝缘栅双极晶体管；InsulatedGateBipolarTransistor)等半导体装置被用于例如电力控制的用途。半导体装置的可靠性优选为高。
技术实现思路
本专利技术的实施方式提供能够提高可靠性的半导体装置。实施方式的半导体装置具备：第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第2电极和第1层。所述第1半导体区域被设置于所述第1电极之上。所述第1半导体区域具有第1区域和被设置于所述第1区域的周围的第2区域。所述第2半导体区域被设置于所述第1区域之上。所述第2电极被设置于所述第2半导体区域之上且包含金属。所述第1层包含氮化硅、氧化硅及氧氮化硅中的至少任一者。所述第1层具有：第1部分、第2部分和第3部分。所述第1部分被设置于所述第2区域之上。所述第1部分的一部分位于所述第2电极之上。所述第2部分被设置于所述第1部分之上，且硅的含量比所述第1部分多。所述第3部分被设置于所述第2部分之上，且硅的含量比所述第2部分少。附图说明图1是第1实施方式的半导体装置的平面图。图2是图1的A-A′剖面图。图3是将图2的一部分放大而得到的剖面图。图4(a)～图6(b)是表示第1实施方式的半导体装置的制造工序的工序剖面图。图7是表示第1实施方式的变形例的半导体装置的一部分的剖面图。图8是表示第2实施方式的半导体装置的一部分的剖面图。图9是表示第3实施方式的半导体装置的一部分的剖面图。具体实施方式以下，参照附图对本专利技术的各实施方式进行说明。需要说明的是，附图是示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实的情况相同。另外，即使是在表示相同部分的情况下，也有可能根据附图的不同而使相互的尺寸、比率被不同地表示。另外，在本申请说明书和各图中，对于与已经说明过的内容同样的要素会标注同一符号并适当省略详细的说明。在以下的说明中，n+、n、n-及p+、p的标记表示各导电型中的杂质浓度的相对的高低。即，表示：带有“+”的标记与不带有“+”及“-”中的任一者的标记相比，杂质浓度相对高；带有“-”的标记与不带有任一者的标记相比，杂质浓度相对低。对于以下说明的各实施方式，也可以使各半导体区域的p型与n型颠倒来实施各实施方式。(第1实施方式)参照图1及图2，对第1实施方式的半导体装置100进行说明。图1是第1实施方式的半导体装置的平面图。图2是图1的A-A′剖面图。图3是将图2的一部分放大而得到的剖面图。需要说明的是，在图1中，绝缘层36被省略。另外，在图1中，n-型半导体区域1所具有的第1区域1a及第2区域1b以虚线表示。半导体装置100例如为MOSFET。如图1及图2中所表示的那样，半导体装置100具有：n-型(第1导电型)半导体区域1(第1半导体区域)、p型(第2导电型)半导体区域2(第2半导体区域)、n+型源极区域3(第3半导体区域)、n+型半导体区域4(第4半导体区域)、n+型半导体区域5、栅极电极20、栅极绝缘层21、第1电极31(漏极电极)、第2电极32(源极电极)、第3电极33、栅极焊盘34、绝缘层35、绝缘层36及第1层40。在以下的实施方式的说明中，使用XYZ正交坐标系。将由n-型漂移区域1的第1区域1a朝向p型半导体区域2的方向设定为Z方向。将相对于Z方向垂直且相互正交的2个方向设定为X方向及Y方向。另外，为了说明，将由第1区域1a朝向p型半导体区域2的方向称为“上”，将其相反方向称为“下”。这些方向是基于第1区域1a与p型半导体区域2的相对的位置关系，而与重力的方向没有关系。如图1中所表示的那样，第2电极32及栅极焊盘34被设置于半导体装置100的上表面。第2电极32及栅极焊盘34彼此隔开，且被第1层40包围。n-型半导体区域1具有第1区域1a和被设置于第1区域1a的周围的第2区域1b。第2电极32及栅极焊盘34被设置于第1区域1a之上。第1层40被设置于第2区域1b之上。如图2中所表示的那样，第1电极31被设置于半导体装置100的下表面。n+型半导体区域5被设置于第1电极31之上，且与第1电极31电连接。n-型漂移区域1的第1区域1a及第2区域1b被设置于n+型半导体区域5之上。p型半导体区域2被设置于第1区域1a之上。n+型源极区域3被设置于p型半导体区域2的至少一部分上。栅极电极20在X方向上介由栅极绝缘层21与n-型漂移区域1的一部分、p型半导体区域2及n+型源极区域3的至少一部分相对向。第2电极32被设置于p型半导体区域2、n+型源极区域3及栅极电极20之上，且与p型半导体区域2及n+型源极区域3电连接。在栅极电极20与第2电极32之间设置有绝缘层35，栅极电极20与第2电极32电分离。n+型半导体区域4位于第2区域1b之上，且被设置于p型半导体区域2的周围。n+型半导体区域4在X方向及Y方向上与p型半导体区域2隔开。第3电极33被设置于n+型半导体区域4之上，且与n+型半导体区域4电连接。第3电极33在X方向及Y方向上与第2电极32隔开。第1层40被设置于第2区域1b之上。第1层40的一部分被设置于第2电极32之上。第1层40的另一部分被设置于第3电极33之上。第1层40的再另一部分被设置于绝缘层35之上，且在X方向及Y方向上位于第2电极32与第3电极33之间。绝缘层36被设置于第2电极32的外周及第1层40之上。对半导体装置100的各构成要素的材料的一个例子进行说明。n-型漂移区域1、p型半导体区域2、n+型源极区域3、n+型半导体区域4及n+型半导体区域5包含硅、碳化硅、氮化镓或砷化镓作为半导体材料。在使用硅作为半导体材料的情况下，作为n型杂质，可以使用砷、磷或锑。作为p型杂质，可以使用硼。栅极电极20包含多晶硅等导电材料。栅极绝缘层21及绝缘层35包含氧化硅等绝缘材料。第1电极31、第2电极32、第3电极33及栅极焊盘34包含铝等金属。第2电极32及第1电极31也可以进一步含有硅。绝缘层36包含聚酰亚胺等绝缘性树脂。第1层40包含硅。例如，第1层40包含氮化硅、氧化硅及氧氮化硅中的至少任一者。第1层40的电阻高于第2区域1b、第2电极32、第3电极33各自的电阻。如图3中所表示的那样，第1层40具有：第1部分40a、第2部分40b及第3部分40c。第1部分40a被设置于第2区域1b之上。第1部分40a的一部分被设置于第2电极32之上，第1部分40a的另一部分被设置于第3电极33之上。第2部分40b被设置于第1部分40a之上。第3部分40c被设置于第2部分40b之上。第2部分40b的硅的含量多于第1部分40a的硅的含量。第3部分40c的硅的含量少于第2部分40b的硅的含量。因此，第2部分40b的电阻低于第1部分40a及第3部分40c各自的电阻。第1层40的电阻以整体计例如为5.0×108本文档来自技高网...

【技术保护点】
1.一种半导体装置，其具备：第1电极；第1导电型的第1半导体区域，其被设置于所述第1电极之上且具有第1区域和被设置于所述第1区域的周围的第2区域；第2导电型的第2半导体区域，其被设置于所述第1区域之上；第2电极，其被设置于所述第2半导体区域之上且包含金属；和第1层，其为包含氮化硅、氧化硅及氧氮化硅中的至少任一者的第1层，且所述第1层具有：第1部分，其被设置于所述第2区域之上且一部分位于所述第2电极之上；第2部分，其被设置于所述第1部分之上且硅的含量多于所述第1部分；和第3部分，其被设置于所述第2部分之上且硅的含量少于所述第2部分。

【技术特征摘要】
2018.02.19 JP 2018-0271801.一种半导体装置，其具备：第1电极；第1导电型的第1半导体区域，其被设置于所述第1电极之上且具有第1区域和被设置于所述第1区域的周围的第2区域；第2导电型的第2半导体区域，其被设置于所述第1区域之上；第2电极，其被设置于所述第2半导体区域之上且包含金属；和第1层，其为包含氮化硅、氧化硅及氧氮化硅中的至少任一者的第1层，且所述第1层具有：第1部分，其被设置于所述第2区域之上且一部分位于所述第2电极之上；第2部分，其被设置于所述第1部分之上且硅的含量多于所述第1部分；和第3部分，其被设置于所述第2部分之上且硅的含量少于所述第2部分。2.根据权利要求1所述的半导体装置，其进一步具备：第1导电型的第4半导体区域，其被设置于所述第2区域之上；和第3电极，其被设置于所述第4半导体区域之上，其中，所述第4半导体区域被设置于所述第2半导体区域的周围且与所述第2半导体区域隔开，所述第4半导体区域中的第1导电型的杂质浓度高于所述第1半导体区域中的所述第1导电型的杂质浓度，所述第3电极与所述第2电极隔开地设置，所述第1部分的一部分被设置于所述第3电极之上。3.根据权利要求1或2所述的半导体装置，其中，所述第1层包含氮化硅，所述第1部分中的硅的含量相对于氮的含量的比例与0.75之差的绝对值小于所述第2部分中的硅的含量相对于氮的含量的比例与0.75之差的绝对值，所述第3部分中的硅的含量相对于氮的含量的比例与0.75之差的绝对值小于所述第2部分中的硅的含量相对于氮的含量的比例与0.75之差的绝对值。4.根据权利要求1或2所述的半导体装置，其中，所述第1层包含氮化硅，所述第2部分中的硅的含量相对于氮的含量的比例为1.0～1.5，所述第3部分中的硅的含量相对于氮的含量的比例为0....

【专利技术属性】
技术研发人员：成田知隆，
申请(专利权)人：株式会社东芝，东芝电子元件及存储装置株式会社，
类型：发明
国别省市：日本,JP