半导体装置及其制造方法制造方法及图纸

根据实施方式，半导体装置包含堆叠体及柱状部。所述堆叠体包含：第1堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层；第2堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层，且相对于所述第1堆叠部在所述第1方向上隔开配置；及连结部，设置在所述第1堆叠部与所述第2堆叠部之间，且包含具有比所述绝缘体高的相对介电常数的高介电层。所述柱状部包含：第1部分，设置在所述第1堆叠部内，且沿所述堆叠体的第1方向延伸；第2部分，设置在所述第2堆叠部内，且沿所述第1方向延伸；及中间部，设置在所述连结部内，且连接到所述第1部分与所述第2部分。

Semiconductor Device and Its Manufacturing Method

【技术实现步骤摘要】
【国外来华专利技术】半导体装置及其制造方法
本专利技术的实施方式涉及一种半导体装置及其制造方法。
技术介绍
提出一种将存储单元配置成3维的3维结构的半导体存储装置。在制造此种半导体存储装置时，在包含多个导电层的堆叠体形成孔。随着堆叠体的堆叠数增加，难以统一形成孔。提出一种通过重复形成孔与形成堆叠体(堆叠部)，对于堆叠数较多的堆叠体也能容易地形成孔的方法。在以所述方法制造的半导体存储装置中，有可能使单元电流降低。[
技术介绍
文献][专利文献][专利文献1]日本专利特开2015-177013号公报
技术实现思路
[专利技术所要解决的问题]实施方式提供一种能够抑制单元电流降低的半导体装置。[解决问题的技术手段]根据实施方式，半导体装置具备堆叠体及柱状部。所述堆叠体包含：第1堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层；第2堆叠部，包含介隔绝缘体堆叠在所述第1方向的多个电极层，且相对于所述第1堆叠部在所述第1方向上隔开配置；及连结部，设置在所述第1堆叠部与所述第2堆叠部之间，且包含具有比所述绝缘体高的相对介电常数的高介电层。所述柱状部包含：第1部分，设置在所述第1堆叠部内，且沿所述堆叠体的第1方向延伸；第2部分，设置在所述第2堆叠部内，且沿所述第1方向延伸；及中间部，设置在所述连结部内，且连接到所述第1部分与所述第2部分。附图说明图1是表示第1实施方式的半导体装置的示意性立体图。图2是第1实施方式的半导体装置的示意性剖视图。图3(a)～图3(c)是表示第1实施方式的半导体装置的柱状部的示意性剖视图。图4是表示第1实施方式的半导体装置的制造方法的一个例子的流程图。图5(a)及图5(b)是表示第1实施方式的半导体装置的制造方法的示意性剖视图。图6(a)及图6(b)是表示第1实施方式的半导体装置的制造方法的示意性剖视图。图7(a)及图7(b)是表示第1实施方式的半导体装置的制造方法的示意性剖视图。图8(a)及图8(b)是表示第1实施方式的半导体装置的制造方法的示意性剖视图。图9是第2实施方式的半导体装置的示意性剖视图。图10是第3实施方式的半导体装置的示意性剖视图。图11(a)及图11(b)是表示第3实施方式的半导体装置的示意性剖视图。图12(a)及图12(b)是表示第3实施方式的半导体装置的示意性剖视图。图13(a)及图13(b)是表示第3实施方式的半导体装置的示意性剖视图。图14是表示第3实施方式的半导体装置的示意性剖视图。图15是第4实施方式的半导体装置的示意性剖视图。具体实施方式以下，参照附图对实施方式进行说明。另外，各图式中，对相同要素标注相同符号。实施方式的半导体装置是具有存储单元阵列的半导体存储装置。(第1实施方式：半导体装置)图1是第1实施方式的半导体装置的存储单元阵列1的示意性立体图。图1中，将相对于衬底10的主表面10a平行的方向也就是彼此正交的2个方向设为X方向(第1方向)及Y方向(第2方向)，且将相对于所述X方向及Y方向两个方向正交的方向设为Z方向(堆叠体100的堆叠方向)。＜存储单元阵列1＞如图1所示，第1实施方式的半导体装置包含存储单元阵列1。存储单元阵列1例如设置在衬底10的主表面10a上。衬底10是例如半导体衬底。半导体衬底例如包含硅。衬底10的导电型为例如p型。存储单元阵列1包含堆叠体100、源极线SL、上层布线80、多个柱状部CL及多条位线BL。堆叠体100设置在衬底10的主表面10a上。堆叠体100包含多个电极层41、及多个绝缘体40。电极层41介隔绝缘体40堆叠。电极层41包含导电物。导电物例如包含钨。绝缘体40也可为硅氧化膜等绝缘物，还可包含空隙。电极层41的堆叠数为任意。多个电极层41包含至少1个源极侧选择栅极SGS、多条字线WL、及至少1个漏极侧选择栅极SGD。源极侧选择栅极SGS为源极侧选择晶体管STS的栅极电极。源极侧选择晶体管STS例如设置在堆叠体100的最下层。漏极侧选择栅极SGD为漏极侧选择晶体管STD的栅极电极。漏极侧选择晶体管STD例如设置在堆叠体100的最上层。在漏极侧选择晶体管STD与源极侧选择晶体管STS之间，串联连接着多个存储单元MC。字线WL为存储单元MC的栅极电极。电极层41的堆叠数为任意。源极线SL设置在堆叠体100内。源极线SL沿Z方向及X方向延伸。源极线SL将堆叠体100沿Y方向分离成多个。由源极线SL分离的各区域被称为“区块”。源极线SL包含导电物。导电物例如包含钨及钛中的至少一种。源极线SL与衬底10电连接。上层布线80设置在源极线SL上。上层布线80沿Y方向延伸。上层布线80与沿Y方向排列的多条源极线SL电连接。上层布线80与未图示的周边电路电连接。柱状部CL设置在由源极线SL分离的堆叠体100内。柱状部CL沿Z方向延伸。柱状部CL例如形成为圆柱状或椭圆柱状。柱状部CL在区块内例如配置成的交错格子状或正方形格子状。漏极侧选择晶体管STD、源极侧选择晶体管STS及存储单元MC配置在柱状部CL。位线BL设置在柱状部CL上。位线BL沿Y方向延伸。柱状部CL的上端部经由第1接触部Cb及第2接触部V1而与1条位线BL电连接。各位线BL与从各区块逐一选出的柱状部CL电连接。柱状部CL的下端部经由衬底10而与源极线SL电连接。＜堆叠体100＞图2是第1实施方式的半导体装置的示意性剖视图。图3(a)～图3(c)是表示第1实施方式的半导体装置的柱状部的示意性剖视图。图3(a)是表示图2所示的A1-A2线处的截面的示意性剖视图。图3(b)是表示图2所示的B1-B2线处的截面的示意性剖视图。图3(c)是表示图2所示的C1-C2线处的截面的示意性剖视图。如图2所示，堆叠体100包含第1堆叠部100a、连结部45及第2堆叠部100b。第1堆叠部100a设置在衬底10上。连结部45设置在第1堆叠部100a上。第2堆叠部100b设置在连结部45上。各堆叠部100a、100b的堆叠数为任意。连结部45沿Z方向的厚度例如比1层的绝缘体40的厚度厚。连结部45包含高介电层75。作为高介电层75，使用相对介电常数高的材料。例如，高介电层75包含选自由碳氮化硅、氧化铪、氧化锆、及氧化铝组成的群中的1种以上。作为高介电层75，例如，也可使用含碳氮化硅层、硅酸铪层、硅酸铝层、硅酸锆层等。高介电层75的相对介电常数比绝缘体40的相对介电常数高。第1实施方式中，高介电层75设置在整个连结部45。第1堆叠部100a及第2堆叠部100b也可包含作为虚拟字线WLD发挥作用的电极层41。例如，在第1堆叠部100a中，最接近连结部45的电极层41作为虚拟字线WLD发挥作用。例如，在第2堆叠部100b中，最接近连结部45的电极层41作为虚拟字线WLD发挥作用。＜柱状部CL＞柱状部CL包含第1部分CLa、中间部CLm及第2部分CLb。第1部分设置在第1堆叠部100a内。中间部CLm设置在连结部45内。第2部分CLb设置在第2堆叠部100b内。中间部CLm连接第1部分CLa及第2部分CLb。如图3(a)～图3(c)所示，从Z方向观察时，中间部CLm的最大直径Rm大于第1部分CLa上端的直径Ra。从Z方向观察时，中间部CLm的最大直径Rm大于第2部分CLb下端的直径Rb。在邻接的2个柱状部CL内，各中间部CLm之本文档来自技高网...

【技术保护点】
1.一种半导体装置，具备堆叠体及柱状部，所述堆叠体包含：第1堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层；第2堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层，且相对于所述第1堆叠部在所述第1方向上隔开配置；及连结部，设置在所述第1堆叠部与所述第2堆叠部之间，且包含具有比所述绝缘体高的相对介电常数的高介电层；所述柱状部包含：第1部分，设置在所述第1堆叠部内，且沿第1方向延伸；第2部分，设置在所述第2堆叠部内，且沿所述第1方向延伸；及中间部，设置在所述连结部内，且连接到所述第1部分与所述第2部分。

【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，具备堆叠体及柱状部，所述堆叠体包含：第1堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层；第2堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层，且相对于所述第1堆叠部在所述第1方向上隔开配置；及连结部，设置在所述第1堆叠部与所述第2堆叠部之间，且包含具有比所述绝缘体高的相对介电常数的高介电层；所述柱状部包含：第1部分，设置在所述第1堆叠部内，且沿第1方向延伸；第2部分，设置在所述第2堆叠部内，且沿所述第1方向延伸；及中间部，设置在所述连结部内，且连接到所述第1部分与所述第2部分。2.根据权利要求1所述的半导体装置，其中所述高介电层设置在整个所述连结部内。3.根据权利要求1所述的半导体装置，其中所述连结部在所述高介电层与所述第2堆叠部之间包含绝缘层；且从所述第1方向观察时，被所述高介电层包围的部分的所述中间部的最大直径小于所述第1部分下端的直径。4.根据权利要求1所述的半导体装置，其中从所述第1方向观察时，所述中间部的最大直径大于所述第2部分下端的直径。5.根据权利要求1所述的半导体装置，其中所述高介电层包含选自由氧化铪、氧化铝、碳氮化硅、及氧化锆组成的群中的至少一种。6.根据权利要求1所述的半导体装置，其中沿所述第1方向，所述高介电层的厚度比所述绝缘体的厚度厚。7.根据权利要求1所述的半导体装置，其中所述柱状部包含：半导体主体，沿所述第1方向延伸；及电荷蓄积部，设置在所述半导体主体与所述第1堆叠部之间及所述半导体主体与所述第2堆叠部之间。8.根据权利要求7所述的半导体装置，其中所述半导体主体具有被所述连结部包围的角部。9.一种半导体装置，具备堆叠体以及第1柱状部及第2柱状部，所述堆叠体包含：第1电极层；连结部，介隔第1绝缘体设置在所述第1电极层上，且包含具有比所述第1绝缘体高的相对介电常数的高介电层；及第2电极层，介隔第2绝缘体设置在所述连结部上；所述第1柱状部及第2柱状部设置在所述堆叠体内，且沿所述堆叠体的第1方向延伸并邻接；且被所述连结部包围的部分中的所述第1柱状部与所述第2柱状部间的最短距离，比被所述第2绝缘体包围的部分中的所述第1柱状部与所述第2柱状部间的最短距离短。10.根据权利要求9所述的半导体装置，其中所述高介电层设置在整个所述...

【专利技术属性】
技术研发人员：白井开渡，武木田秀人，泉达雄，社本怜子，金村贵永，近藤重雄，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP