具有嵌入式存储器件的结构、集成电路结构及其制造方法技术

根据一些实施例，本发明专利技术提供了一种制造集成电路的方法。该方法包括在半导体衬底的鳍式有源区上形成源极和漏极；在源极和漏极上沉积层间介电(ILD)层；图案化ILD层以形成分别与源极和漏极对准的第一接触孔和第二接触孔；在第一接触孔中形成介电材料层；以及分别在第一接触孔和第二接触孔中形成第一导电部件和第二导电部件。本发明专利技术的实施例还提供了具有嵌入式存储器件的结构和集成电路结构。

The Structure, Integrated Circuit Structure and Manufacturing Method of Embedded Memory Device

【技术实现步骤摘要】
具有嵌入式存储器件的结构、集成电路结构及其制造方法
本专利技术的实施例一般地涉及半导体
，更具体地，涉及具有嵌入式存储器件的结构、集成电路结构及其制造方法。
技术介绍
在集成电路中，可以使用包括光刻图案化、蚀刻、沉积和离子注入的各种制造技术在衬底上形成集成电路图案。由此形成的集成电路包括集成在一起的的各种器件，诸如场效应晶体管、二极管、双极结型晶体管、成像传感器、发光二极管、存储器单元、电阻器和电容器。存储器件可以包括与诸如场效应晶体管的其他器件连接的无源器件，诸如电容器或电阻器。在现有技术中，通过包括蚀刻的各种半导体技术形成诸如电阻器的无源器件。这些技术对无源器件的尺寸的控制有限且不准确，从而导致器件尺寸以及器件性能的较大变化。在一些情况下，器件参数可能在规范之外运行并导致电路失效。而且，由于较大的处理变化和小的部件尺寸，难以在先进的技术节点中实施现有的方法。特别地，当半导体技术进一步向着具有较小部件尺寸(诸如，7nm或更小)的先进技术节点发展时，未对准具有较小容许度并且可能造成泄漏、短路、开路或其他故障缺陷或可靠性问题。因此，本专利技术提供了一种结构和制造该结构的方法以解决上述问题。
技术实现思路
根据本专利技术的一方面，提供了一种制造集成电路的方法，包括：在半导体衬底的鳍式有源区上形成源极和漏极；在所述源极和所述漏极上沉积层间介电(ILD)层；图案化所述层间介电层以形成分别与所述源极和所述漏极对准的第一接触孔和第二接触孔；在所述第一接触孔中形成介电材料层；以及分别在所述第一接触孔和所述第二接触孔中形成第一导电部件和第二导电部件。根据本专利技术的另一方面，提供了一种制造集成电路的方法，包括：在半导体衬底的鳍式有源区上形成金属栅极堆叠件；在鳍式有源区上形成源极和漏极；在所述金属栅极堆叠件上形成自对准的硅化物层；在所述源极和所述漏极上形成层间介电(ILD)层；图案化所述层间介电层以形成分别与所述源极和所述漏极对准的第一接触孔和第二接触孔；在所述第一接触孔中形成介电材料层；以及分别在所述第一接触孔和所述第二接触孔中形成第一导电部件和第二导电部件。根据本专利技术的又一方面，提供了一种集成电路(IC)结构，包括：鳍式有源区，位于衬底上；金属栅极堆叠件，位于所述鳍式有源区上；源极和漏极，位于所述鳍式有源区上，其中，所述金属栅极堆叠件插入所述源极和所述漏极之间；层间介电(ILD)层，设置在所述源极和所述漏极上；第一导电部件和第二导电部件，形成在所述层间介电层中并且分别在所述源极和所述漏极上对准；以及介电材料层，围绕所述第一导电部件和所述第二导电部件，其中，所述介电材料层连续延伸至所述第一导电部件的底面并将所述第一导电部件与所述源极隔离；以及所述第二导电部件直接接触所述漏极。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1A是在一个实施例中根据本专利技术的各个方面构造的半导体器件结构的顶视图。图1B和图1C分别是根据一些实施例的沿着虚线AA′和BB′的图1A的半导体结构的截面图。图1D是根据一些实施例构造的图1B中的半导体器件结构的栅极堆叠件的截面图。图2A是根据一些实施例的形成集成电路(IC)结构的方法的流程图。图2B是根据一些实施例的图2A的方法中的操作的流程图。图3A和图3B示出根据各个实施例的通过图2A的方法制造的示例性集成电路结构在制造阶段处的截面图。图4、图5、图6、图7和图8示出根据一些实施例构造的通过图2A的方法制造的示例性集成电路结构在各个制造阶段期间的截面图。图9A是在一个实施例中根据本专利技术的各个方面构造的半导体器件结构的顶视图。图9B和图9C分别是根据一些实施例的沿着虚线AA′和BB′的图9A的半导体结构的截面图。图10A和图10B是根据一些实施例的图2A的方法中的相应操作的流程图。图11、图12、图13和图14示出根据一些实施例构造的示例性集成电路结构在各个制造阶段期间的截面图。图15A是在一个实施例中根据本专利技术的各个方面构造的半导体器件结构的顶视图。图15B和图15C分别是根据一些实施例的沿着虚线AA′和BB′的图15A的半导体结构的截面图。图16A、图16B和图16C是根据各个实施例的图2A的方法中的操作的流程图。图17、图18、图19、图20和图21示出根据一些实施例构造的示例性集成电路结构在各个制造阶段期间的截面图。图22A是在一个实施例中根据本专利技术的各个方面构造的半导体器件结构的顶视图。图22B和图22C分别是根据一些实施例的沿着虚线AA′和BB′的图22A的半导体结构的截面图。图23是根据一些实施例的图2A的方法中的操作的流程图。图24、图25、图26、图27、图28和图29示出根据一些实施例构造的示例性集成电路结构在各个制造阶段期间的截面图。图30A是在一个实施例中根据本专利技术的各个方面构造的半导体器件结构的顶视图。图30B和图30C分别是根据一些实施例的沿着虚线AA′和BB′的图30A的半导体结构的截面图。图31是根据一些实施例的图2A的方法中的操作的流程图。图32、图33、图34、图35、图36、图37和图38示出根据一些实施例构造的示例性集成电路结构在各个制造阶段期间的截面图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。应当理解，以下公开内容提供了许多用于实现各个实施例的不同特征的不同实施例或实例。以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例并不旨在限制本专利技术。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。例如，如果将附图中的器件翻过来，则描述为在其他元件或部件“下面”或“下方”的元件将被定位于在其他元件或部件“之上”。因此，说明性术语“在...下面”可包括在...之上和在...下面的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在本文中使用的空间关系描述符可同样地作相应地解释。图1A是在一个实施例中根据本专利技术的各个方面构造的半导体结构(或工件)100的顶视图。图1B是根据一些实施例的沿着虚线AA′的半导体结构100的截面图。图1C是根据一些实施例的沿着虚线BB′的半导体结构100的截面图。参考图1A至图1C和其他图共同地描述半导体结构100及其制造方法。在一些实施例中，半导体结构100包括鳍式有源区并且包括形成在其上的鳍式场效应晶体本文档来自技高网...

【技术保护点】
1.一种制造集成电路的方法，包括：在半导体衬底的鳍式有源区上形成源极和漏极；在所述源极和所述漏极上沉积层间介电(ILD)层；图案化所述层间介电层以形成分别与所述源极和所述漏极对准的第一接触孔和第二接触孔；在所述第一接触孔中形成介电材料层；以及分别在所述第一接触孔和所述第二接触孔中形成第一导电部件和第二导电部件。

【技术特征摘要】
2017.11.30 US 62/592,810;2018.01.31 US 15/884,7111.一种制造集成电路的方法，包括：在半导体衬底的鳍式有源区上形成源极和漏极；在所述源极和所述漏极上沉积层间介电(ILD)层；图案化所述层间介电层以形成分别与所述源极和所述漏极对准的第一接触孔和第二接触孔；在所述第一接触孔中形成介电材料层；以及分别在所述第一接触孔和所述第二接触孔中形成第一导电部件和第二导电部件。2.根据权利要求1所述的制造集成电路的方法，其中，所述第一导电部件通过所述介电材料层与所述源极分离。3.根据权利要求2所述的制造集成电路的方法，其中，所述介电材料层的形成包括在所述第一接触孔内的所述源极上直接沉积所述介电材料层；以及形成所述第一导电部件和所述第二导电部件包括直接在所述第一接触孔内的所述介电材料层上形成所述第一导电部件。4.根据权利要求3所述的制造集成电路的方法，其中，形成所述第一导电部件和所述第二导电部件包括：在所述第一接触孔和所述第二接触孔中沉积粘合层；在所述第一接触孔和所述第二接触孔内的所述粘合层上填充导电材料；以及实施化学机械抛光以去除所述层间介电层上的多余导电材料。5.根据权利要求4所述的制造集成电路的方法，还包括在所述鳍式有源区上形成栅极堆叠件并且所述栅极堆叠件插入所述源极和所述漏极之间，其中，所述栅极堆叠件、所述源极和所述漏极配置为场效...

【专利技术属性】
技术研发人员：孟繁舜，陈皇魁，谢旻谚，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71