集成电路芯片制造技术

本公开是关于一种集成电路芯片，包括衬底、多层导电层、熔断器、介电层和闩锁电路；其中，相邻的导电层之间设置有介电层，所述衬底和与其相邻的导电层之间设置有介电层，所述介电层上设置有接触孔；熔断器位于第一介电层上的接触孔中，所述第一介电层为多层所述介电层中的任一层介电层；闩锁电路设置在所述衬底上，和所述熔断器连接。在集成电路芯片测试时，触发闩锁效应，使得闩锁电路中的电流不断增大，直至烧断熔断器，实现了对熔断器测试时的熔断。并且在测试多个熔断器时，只需顺序触发每个熔断器的闩锁电路即可，提升了测试效率，节约了测试时间。

【技术实现步骤摘要】
集成电路芯片
本公开涉及集成电路
，具体而言，涉及一种集成电路芯片。
技术介绍
随着技术的发展和进步，集成电路的应用越来越广泛，在集成电路中往往包括大量的熔断器。目前，集成电路中使用的熔断器通常为栅极氧化物熔断器，栅极氧化物熔断器在熔断前为开路状态，在熔断时需要在导电栅和重掺杂层之间施加大的电压差，以熔断熔断器。在进行集成电路测试时，需要对熔断器进行熔断测试，栅极氧化物熔断器熔断效率低，导致测试时间长，测试效率低。需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
本公开的目的在于提供一种集成电路芯片，进而至少在一定程度上克服由于相关技术的限制和缺陷而导致的集成电路测试时间长，测试效率低的问题。根据本公开的一个方面，提供一种集成电路芯片，包括：衬底；多层导电层，其中，相邻的导电层之间设置有介电层，所述衬底和与其相邻的导电层之间设置有介电层，所述介电层上设置有接触孔；熔断器，位于第一介电层上的接触孔中，所述第一介电层为多层所述介电层中的任一层介电层；闩锁电路，设置在所述衬底中，和所述熔断器连接。根据本公开的一实施方式，所述第一介电层为多层所述介电层中最上层的介电层，其中，靠近所述衬底为底层，远离所述衬底为上层。根据本公开的一实施方式，所述集成电路芯片还包括：连接器，位于第二介电层中的接触孔中，所述第二介电层为位于所述第一介电层和所述衬底之间的介电层。根据本公开的一实施方式，所述接触孔为通孔，所述第一接触孔的横截面积小于所述第二接触孔的横截面积。根据本公开的一实施方式，所述熔断器的电阻大于所述连接器的电阻。根据本公开的一实施方式，第一导电层连接有电源，用于接收电源信号，所述第一导电层为位于所述第一介电层远离所述衬底一侧的导电层。根据本公开的一实施方式，第二导电层连接有断路检测装置，所述断路检测装置用于检测所述熔断器是否被熔断，所述第二导电层为位于所述第一介电层靠近所述衬底一侧的导电层。根据本公开的一实施方式，所述熔断器为金属熔断器。根据本公开的一实施方式，多层所述导电层和所述衬底相互平行设置。根据本公开的一实施方式，所述集成电路芯片还包括：钝化层，位于远离衬底的第一导电层的表面，所述第一导电层为多层所述导电层中最上层的导电层。本公开提供一种集成电路芯片，将熔断器设置在第一介电层上的第一接触孔中，并将熔断器和闩锁电路连接，在集成电路芯片测试时，触发闩锁效应，使得闩锁电路中的电流不断增大，直至烧断熔断器，实现了对熔断器测试时的熔断。并且在测试多个熔断器时，只需顺序触发每个熔断器的闩锁电路即可，提升了测试效率，节约了测试时间。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。附图说明此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本公开示例性实施例提供的一种集成电路芯片的结构示意图。图2为本公开示例性实施例提供的一种熔断器连接示意图。图3为本公开示例性实施例提供的一种熔断器和导电层俯视图。图4为本公开示例性实施例提供的一种熔断器的横截面示意图。图5为本公开示例性实施例提供的一种连接器的横截面示意图。图6为本公开示例性实施例提供的一种CMOS器件的结构示意图。图7为图6所示的CMOS器件寄生闩锁电路的等效电路图。图8为本公开示例性实施例提供的另一种CMOS器件的结构示意图。图9为图8所示的CMOS器件寄生闩锁电路的等效电路图。图10为本公开示例性实施例提供的一种闩锁电路触发信号图。图11为本公开示例性实施例提供的一种集成电路芯片熔断器的测试方法的流程图。图12为本公开示例性实施例提供的另一种集成电路芯片熔断器的测试方法的流程图。图中：100、衬底；200、导电层；210、第一导电层；220、第二导电层；300、介电层；310、第一介电层；320、第二介电层；400、熔断器；500、闩锁电路；600、连接器；700、钝化层。具体实施方式现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本专利技术将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”等仅作为标记使用，不是对其对象的数量限制。相关技术中，集成电路中通常采用栅极氧化物熔断器，栅极氧化物熔断器在熔断前为开路状态，在熔断时需要在导电栅和重掺杂层之间施加大的电压差，以熔断熔断器。在进行熔断器测试时，对于多个熔断器，往往需要对其中一个熔断器首先进行熔断测试，当一个熔断器被熔断后再对另一个进行熔断，导致测试时间长，测试效率低。本示例实施方式中首先提供了一种集成电路芯片，如图1所示，该集成电路芯片，包括衬底100、多层导电层200、熔断器400、介电层300和闩锁电路500。其中，相邻的导电层200之间设置有介电层300，衬底100和与其相邻的导电层200之间设置有介电层300，介电层300上设置有接触孔；熔断器400位于第一介电层310上的第一接触孔中，该第一介电层310为多层介电层300中的任一层介电层300；闩锁电路500设置在衬底100上和熔断器400连接，在闩锁效应被触发后，闩锁电路500中的电流不断增大，烧断熔断器400。本公开实施例提供的一种集成电路芯片，将熔断器400设置在第一介电层310上的第一接触孔中，并将熔断器400和闩锁电路500连接，在集成电路芯片测试时，触发闩锁效应，使得闩锁电路500中的电流不断增大，直至烧断熔断器400，实现了对熔断器400测试时的熔断。并且在测试多个熔断器400时，只需顺序触发每个熔断器400的闩锁电路500即可，提升了测试效率，节约了测试时间。进一步的，由于介电层300为绝缘层，为了实现多层导电层200之间的电连接，本公开实施例提供的集成电路芯片还可以包括连接器600，连接器600位于第二介电层320中的第二接触孔中，第二介电层320为多层介电层300中除去第一介电层310的介电层300。连接器600用于连接其所在的第二介电层320两层的导电层200。位于最底层的第本文档来自技高网...

【技术保护点】
1.一种集成电路芯片，其特征在于，包括：衬底；多层导电层，其中，相邻的导电层之间设置有介电层，所述衬底和与其相邻的导电层之间设置有介电层，所述介电层上设置有接触孔；熔断器，位于第一介电层上的接触孔中，所述第一介电层为多层所述介电层中的任一层介电层；闩锁电路，设置在所述衬底中，和所述熔断器连接。

【技术特征摘要】
1.一种集成电路芯片，其特征在于，包括：衬底；多层导电层，其中，相邻的导电层之间设置有介电层，所述衬底和与其相邻的导电层之间设置有介电层，所述介电层上设置有接触孔；熔断器，位于第一介电层上的接触孔中，所述第一介电层为多层所述介电层中的任一层介电层；闩锁电路，设置在所述衬底中，和所述熔断器连接。2.如权利要求1所述的集成电路芯片，其特征在于，所述第一介电层为多层所述介电层中最上层的介电层，其中，靠近所述衬底为底层，远离所述衬底为上层。3.如权利要求2所述的集成电路芯片，其特征在于，所述集成电路芯片还包括：连接器，位于第二介电层中的接触孔中，所述第二介电层为位于所述第一介电层和所述衬底之间的介电层。4.如权利要求3所述的集成电路芯片，其特征在于，所述接触孔为通孔，第一接触孔的横截面积小于第二接触孔的横截面积，所述第一接触孔为第一介电层上容纳熔断器的接触孔，所述第二接触孔为...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34