用于存取存储器单元阵列的技术制造技术

本申请案涉及用于存取存储器单元阵列的技术。本文中描述用于在存储器装置中的选定存储器单元的存取操作期间减轻由状态转变感应的寄生信号的技术。一些存储器装置可包含与和多个数字线及/或多个字线相关联的存储器单元耦合的板。因为所述板与多个数字线及/或第一字线耦合，所以在存取操作期间可能发生所述存储器装置的各种组件之间的意外耦合。为了减轻由所述意外耦合感应的寄生信号，所述存储器装置可在所述存取操作的某些部分期间将所述选定存储器单元与选定数字线隔离。所述存储器装置可在所述板从第一电压转变到第二电压时，在所述选定数字线从第三电压转变到第四电压时或其组合隔离所述选定存储器单元。

Technology for Accessing Memory Unit Array

【技术实现步骤摘要】
用于存取存储器单元阵列的技术交叉参考本专利申请案主张2017年12月18日提交的标题为“用于存储存储单元阵列的技术(TechniquesforAccessinganArrayofMemoryCells)”的美国专利申请案第15/845,619号的优先权，所述专利申请案转让给本受让人且以全文引用的方式明确并入本文中。

涉及用于存取存储器单元阵列的技术。
技术介绍
以下一般涉及具有与多个数字线耦合的单个板的存储装置，且更具体地涉及用于存取具有此配置的存储器单元阵列的技术。存储器装置广泛用于在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中存储信息。通过编程存储器装置的不同状态来存储信息。例如，二进制装置具有两种状态，通常用逻辑“1”或逻辑“0”表示。在其它系统中，可存储多于两个状态。为了存取所存储信息，电子装置的组件可读取或感测存储器装置中的存储状态。为了存储信息，电子装置的组件可在存储器装置中写入或编程状态。存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可为易失性或非易失性。即使在没有外部电源的情况下，非易失性存储器(例如，FeRAM)也可维持其所存储的逻辑状态达延长时间段。易失性存储器装置(例如DRAM)可能随时间丢失其存储状态，除非其被外部电源周期性地刷新。FeRAM可使用与易失性存储器类似的装置架构，但由于使用铁电电容器作为存储装置，因此可能具有非易失性性质。因此，与其它非易失性及易失性存储器装置相比，FeRAM装置可具有改进的性能。通常，除其它度量外，改进存储器装置通常还可包含增加存储器单元密度、增加读/写速度、增加可靠性、增加数据保持、降低功耗或降低制造成本。
技术实现思路
本专利技术描述一种方法。所述方法可包含作为读取操作的部分使用第一数字线来激活与存储器单元阵列的第一存储器单元耦合的感测放大器，在激活感测放大器之后将第一存储器单元与第一数字线隔离，当第一存储器单元与第一数字线隔离时，将与第一存储器单元耦合的板自第一电压加偏压到第二电压，及在将所述板加偏压到所述第二电压之后将所述第一存储器单元与所述第一数字线耦合。描述另一方法。所述方法可包含识别从第一电压到第二电压的数字线转变，至少部分地基于识别数字线转变，将存储器单元与数字线隔离，在存储器单元与数字线隔离时将所述数字线从第一电压加偏压到第二电压，及在将数字线加偏压到第二电压之后将存储器单元与数字线耦合。描述另一方法。所述方法可包含对与数字线及板耦合的存储器单元执行写入操作，在写入操作完成之后将数字线耦合到板，至少部分地基于将数字线耦合到来将存储器单元与板隔离，及至少部分地基于将存储单元与数字线隔离使数字线及板接地。描述另一方法。所述方法可包含在对存储器单元执行的存取操作期间识别存储器装置的板从第一电压到第二电压的转变，至少部分地基于识别转变而将存储器单元与数字线隔离，在存储器单元与数字线隔离的同时将板加偏压到第二电压，及至少部分地基于所述板经加偏压到第二电压而将存储器单元与数字线耦合。附图说明图1说明根据本专利技术的实施例支持用于存取存储器单元阵列的技术的存储器阵列的实例。图2说明根据本专利技术的实施例的支持存取存储器单元阵列的技术的电路的实例。图3说明根据本专利技术的实施例的支持用于存取存储器单元阵列的技术的滞后曲线的实例。图4说明根据本专利技术的实施例的支持用于存取存储器单元阵列的技术的存储器装置的实例。图5说明根据本专利技术的实施例的支持用于存取存储器单元阵列的技术的时序图的实例。图6说明根据本专利技术的实施例的支持用于存取存储器单元阵列的技术的时序图的实例。图7到8展示根据本专利技术的实施例的支持用于存取存储器单元阵列的技术的装置的框图。图9说明根据本专利技术的实施例的包含支持用于存取存储器单元阵列的存储器装置的系统的框图。图10到13说明根据本专利技术的实施例的用于存取存储器单元阵列的方法。具体实施方式一些存储装置可包含多个数字线及与多个数字线中的每一者耦合的板线。在此些实施方案中，每一板线可能需要一或多个板驱动器。容纳多个板驱动器可能需要低效地使用裸片空间，不必要地提高的功率要求及消耗以及其它问题。一些存储器装置可包含与和多个数字线及/或多个字线相关联的存储器单元耦合的板。利用此板配置，存储器装置可经配置以使用比其它架构更少的板驱动器。板驱动器数量的减少可增加裸片空间的有效使用，可减少功率消耗，且可产生其它优点。然而，此板配置还可引入许多其它架构中不存在的问题。例如，由于板与多个数字线及/或字线耦合，所以在存取操作期间可能发生各种组件(例如，存储器单元、数字线、字线)之间的无意耦合。在一些状况下，当板或数字线从第一电压转变为第二电压时，可在其它存储器单元、数字线及/或字线上感应寄生信号。此寄生信号可能“干扰”存储在未选定存储器单元上的逻辑状态，且可能通过改变存储在存储器单元上的状态或将错误引入到存取操作而导致错误被引入到数据中。本文中描述了用于减轻在存储器装置中的存取操作期间由状态转变感应的寄生信号的技术，所述存储器装置包含与多个数字线及/或多个字线(直接或间接)耦合的板。为了减少或减轻由非预期耦合感应的寄生信号，存储器装置可在存取操作的一或多个部分期间将选定存储器单元与选定数字线隔离。举例来说，存储器装置可在板从第一电压转变到第二电压时，在选定数字线从第三电压转变到第四电压时或其组合隔离所述选定存储器单元。以下在图1到3的上下文中进一步描述上文所介绍的本专利技术的特征。然后参考图4到6描述具体实例。通过与用于存取存储器单元的阵列的技术有关的设备图、系统图及流程图进一步说明且参考其描述本专利技术的这些及其它特征。图1说明根据本专利技术的各种实施例的实例性存储器阵列100。存储器阵列100还可被称作为电子存储设备。存储器阵列100包含可编程以存储不同状态的存储器单元105。每一存储器单元105可为可编程以存储两个状态，表示为逻辑0及逻辑1。在一些状况下，存储器单元105经配置以存储多于两个的逻辑状态。存储器单元105可将表示可编程状态的电荷存储在电容器中；例如，充电及不充电电容器可分别代表两个逻辑状态。DRAM架构通常可使用此设计，且所采用电容器可包含作为绝缘体的具有线性或顺电电极化性质的电介质材料。相反，铁电存储器单元可包含具有铁电体作为绝缘材料的电容器。铁电电容器的不同电荷水平可表示不同逻辑状态。铁电材料具有非线性极化特性；下面论述铁电存储器单元105的一些细节及优点。存储器阵列100可为三维(3D)存储器阵列，其中二维(2D)存储器阵列彼此叠加形成。与2D阵列相比，这可增加可在单个裸片或衬底上形成的存储器单元的数目，这继而可降低生产成本或提高存储器阵列的性能，或两者。根据图1中所描绘的实例，存储器阵列100包含两级存储器单元105，且因此可在三维存储器阵列中考虑；然而，级别的数量不限于两个。可对准或定位每一级别，使得存储器单元105可跨越每一级别彼此大致对准，从而形成存储器单元堆叠145。在一些状况下，存储器阵列100可被称作为存储器装本文档来自技高网...

【技术保护点】
1.一种方法，其包括：作为读取操作的部分，使用第一数字线激活与存储单元阵列的第一存储单元耦合的感测放大器；在激活所述感测放大器之后，将所述第一存储单元与所述第一数字线隔离；在将所述第一存储器单元与所述第一数字线隔离时将与所述第一存储器单元耦合的板从第一电压加偏压到第二电压；及在将所述板加偏压到所述第二电压之后，将所述第一存储器与所述第一数字线耦合。

【技术特征摘要】
2017.12.18 US 15/845,6191.一种方法，其包括：作为读取操作的部分，使用第一数字线激活与存储单元阵列的第一存储单元耦合的感测放大器；在激活所述感测放大器之后，将所述第一存储单元与所述第一数字线隔离；在将所述第一存储器单元与所述第一数字线隔离时将与所述第一存储器单元耦合的板从第一电压加偏压到第二电压；及在将所述板加偏压到所述第二电压之后，将所述第一存储器与所述第一数字线耦合。2.根据权利要求1所述的方法，其进一步包括：在将所述第一存储器单元与所述第一数字线隔离之后，将与所述板耦合的第二数字线加偏压到所述第二电压。3.根据权利要求2所述的方法，其进一步包括：将所述第二数字线与所述板耦合，其中对所述板及所述第二数字线加偏压至少部分地基于将所述第二数字线与所述板耦合。4.根据权利要求1所述的方法，其中将所述第一存储器单元与所述第一数字线耦合包括激活与所述第一存储器单元及所述第一数字线耦合的切换组件。5.根据权利要求1所述的方法，其进一步包括：至少部分地基于将所述第一存储器单元与所述第一数字线隔离而确定将所述板从所述第一电压加偏压到所述第二电压的转变时间，其中将所述第一存储器单元与所述第一数字线隔离的所述转变时间长于在所述第一存储器单元与所述第一数字线耦合时对所述板加偏压的所述转变时间。6.根据权利要求1所述的方法，其中所述第一存储器单元在作为所述读取操作的部分激活所述感测放大器之后开始且在起始写回操作之前结束的持续时间期间与所述第一数字线隔离。7.根据权利要求1所述的方法，其进一步包括：在写回操作完成之后将所述第一存储器单元与所述第一数字线隔离；及至少部分地基于在所述写回操作之后将所述第一存储器单元隔离而将所述板从所述第一电压加偏压到所述第二电压。8.根据权利要求1所述的方法，其中在将所述第一存储器单元与所述第一数字线隔离时对所述板加偏压使所述第一数字线与所述板去耦且减轻在所述第一数字线上感应的寄生信号。9.根据权利要求1所述的方法，其中在将所述第一存储器单元与所述第一数字线隔离时对所述板加偏压使所述第一数字线与所述板去耦且减轻在与所述第一数字线耦合的第二存储器单元上感应的寄生信号。10.根据权利要求9所述的方法，其中所述寄生信号为所述第二存储器单元的单元底部上的电荷累积。11.根据权利要求1所述的方法，其中在将所述第一存储器单元与所述第一数字线隔离时对所述板加偏压使所述第一数字线与所述板去耦且减轻在第二字线上感应的寄生信号。12.根据权利要求1所述的方法，其中所述板与存储器单元阵列的存储器单元耦合，所述存储器单元阵列与所述第一数字及一或多个未选定数字线耦合。13.根据权利要求1所述的方法，其中所述板与第一平台的多行或多列存储器单元以及第二平台的多行或多列存储器单...

【专利技术属性】
技术研发人员：U·迪温琴佐，L·迪马蒂诺，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US