灵敏放大器和半导体存储器制造技术

本实用新型专利技术实施例提供一种灵敏放大器和半导体存储器，其中，灵敏放大器包括：锁存器，具有第一输入输出端和第二输入输出端；第一驱动晶体管，第一驱动晶体管的栅极用于连接半导体存储器的放大使能信号线，第一驱动晶体管的通道第一端连接第二输入输出端，以及第一驱动晶体管的通道第二端用于连接半导体存储器的位线；第二驱动晶体管，第二驱动晶体管的栅极用于连接放大使能信号线，第二驱动晶体管的通道第一端连接第一输入输出端，以及第二驱动晶体管的通道第二端用于连接半导体存储器的参考位线；其中，第一驱动晶体管的驱动能力小于第二驱动晶体管的驱动能力。本实用新型专利技术实施例的灵敏放大器，可以节省电路面积，降低功耗，提高放大速度。

Sensitive Amplifier and Semiconductor Memory

The embodiment of the utility model provides a sensitive amplifier and a semiconductor memory, in which the sensitive amplifier includes a latch, a first input output terminal and a second input output terminal; a first drive transistor, a gate of the first drive transistor for connecting an amplification enabling signal line of the semiconductor memory; and a first channel end of the first drive transistor for connecting a second input and output. The second drive transistor, the gate of the second drive transistor, the first end of the channel of the second drive transistor, the first end of the channel of the second drive transistor, and the second end of the channel of the second drive transistor are used to connect the reference bit line of the semiconductor memory. The driving capacity of the first driving transistor is smaller than that of the second driving transistor. The sensitive amplifier according to the embodiment of the utility model can save circuit area, reduce power consumption and improve amplification speed.

【技术实现步骤摘要】
灵敏放大器和半导体存储器
本技术涉及集成电路
，尤其涉及一种灵敏放大器和半导体存储器。
技术介绍
本部分旨在为权利要求书中陈述的本技术的实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。半导体存储装置，例如静态随机存取存储器(StaticRandom-AccessMemory，简称SRAM)、动态随机存取存储器(DynamicRandomAccessMemory，简称DRAM)、只读存储器(Read-OnlyMemory，简称ROM)、闪存等，通常由存储单元组成的两维阵列设置。每行的存储单元可以由字线(WL，WordLine)进行选择，每列的存储单元可以由位线和参考位线进行选择，并由灵敏放大器感应并放大位线和参考位线上的电压差。以将信息写入存储单元或从存储单元读出存储的信息。如图1所示，常用的灵敏放大器10包括锁存器100，锁存器100的电路一边(包括第一晶体管M16和第二晶体管M13)和电路另一边(包括第三晶体管M17和第四晶体管M14)要尽量对称(包括电路以及版图)，并且需要将位线BL′和参考位线Ref-BL′预充电至电源电压(VCC，VoltCurrentCondenser)的一半(VCC/2)。一方面，为了实现VCC/2，必须设计VCC/2的电压生成电路；另一方面，由于DRAM中的位线BL′数量很多，因此，需要VCC/2的电压生成电路有较大的驱动力，使电路复杂且占用很大的面积。
技术实现思路
本技术实施例提供一种灵敏放大器和半导体存储器，以解决或缓解现有技术中的一项或更多项技术问题。作为本技术实施例的一个方面，本技术实施例提供一种灵敏放大器，应用于半导体存储器，包括：锁存器，具有第一输入输出端和第二输入输出端；第一驱动晶体管，所述第一驱动晶体管的栅极用于连接所述半导体存储器的放大使能信号线，所述第一驱动晶体管的通道第一端连接所述第二输入输出端，以及所述第一驱动晶体管的通道第二端用于连接所述半导体存储器的位线；第二驱动晶体管，所述第二驱动晶体管的栅极用于连接所述放大使能信号线，所述第二驱动晶体管的通道第一端连接所述第一输入输出端，以及所述第二驱动晶体管的通道第二端用于连接所述半导体存储器的参考位线；其中，所述第一驱动晶体管的驱动能力小于所述第二驱动晶体管的驱动能力。在一种可能的实施方式中，所述锁存器包括：第一反相器，具有第一输入端和第一输出端，所述第一输入端形成所述第一输入输出端；第二反相器，具有第二输入端和第二输出端，所述第二输入端形成所述第二输入输出端，并连接于所述第一输出端，以及所述第二输出端连接于所述第一输入端；其中，所述第一反相器的驱动能力小于所述第二反相器的驱动能力。在一种可能的实施方式中，所述第一反相器包括第一负载晶体管和第三驱动晶体管，所述第一负载晶体管和所述第三驱动晶体管的漏极相连，形成所述第一输出端，以及所述第一负载晶体管和所述第三驱动晶体管的栅极连接在一起，以形成所述第一输入端；其中，所述第一负载晶体管为PMOS晶体管，所述第三驱动晶体管为NMOS晶体管。在一种可能的实施方式中，所述第二反相器包括第二负载晶体管和第四驱动晶体管，所述第二负载晶体管和所述第四驱动晶体管的漏极相连，形成所述第二输出端，以及所述第二负载晶体管和所述第四驱动晶体管的栅极连接在一起，以形成所述第二输入端；其中，所述第二负载晶体管为PMOS晶体管，所述第四驱动晶体管为NMOS晶体管。在一种可能的实施方式中，所述第三驱动晶体管的驱动能力小于所述第四驱动晶体管的驱动能力。在一种可能的实施方式中，所述第一负载晶体管的尺寸与所述第二负载晶体管的尺寸相同，所述第三驱动晶体管的宽长比小于所述第四驱动晶体管的宽长比。在一种可能的实施方式中，所述第一驱动晶体管的宽长比小于所述第二驱动晶体管的宽长比。在一种可能的实施方式中，所述第一驱动晶体管和所述第二驱动晶体管均为NMOS晶体管。在一种可能的实施方式中，所述位线和所述参考位线上的预充电压包括电源电压。作为本技术实施例的另一个方面，本技术实施例还提供一种半导体存储器，包括如上任一项所述的灵敏放大器。本技术实施例采用上述技术方案，通过不对称设计的灵敏放大器，可以不需要VCC/2的电压生成电路，进而可以节省电路面积，降低功耗，提高放大速度。上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本技术进一步的方面、实施方式和特征将会是容易明白的。附图说明在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本技术公开的一些实施方式，而不应将其视为是对本技术范围的限制。图1为
技术介绍
中的灵敏放大器的电路图；图2示意性地示出了根据本技术实施例的灵敏放大器的电路图；图3示意性地示出了根据本技术实施例的灵敏放大器的工作原理图。附图标记说明：
技术介绍
：10：灵敏放大器；100：锁存器；M13：第二晶体管；M14：第四晶体管；M16：第一晶体管；M17：第三晶体管；BL′：位线；Ref-BL′：参考位线；本技术实施例：20：灵敏放大器；200：锁存器；200A：第一输入输出端；200B：第二输入输出端；210：第一反相器；220：第二反相器；210A：第一输入端；210B：第一输出端；220A：第二输入端；220B：第二输出端；M21：第一驱动晶体管；M22：第二驱动晶体管；C1、C3：通道第一端；C2、C4：通道第二端；M23：第三驱动晶体管；M24：第四驱动晶体管；M25：第五驱动晶体管；M26：第一负载晶体管；M27：第二负载晶体管；BL：位线；Ref-BL：参考位线；SAEN：放大使能信号线。具体实施方式下面将参考若干示例性实施方式来描述本技术的原理和精神。应当理解，给出这些实施方式仅仅是为了使本领域技术人员能够更好地理解进而实现本技术，而并非以任何方式限制本技术的范围。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。在本文中，附图中的任何元素数量均用于示例而非限制，以及任何命名都仅用于区分，而不具有任何限制含义。图2示意性地示出了本技术实施例的灵敏放大器的电路图。如图2所示，本技术实施例的灵敏放大器20可以包括锁存器200、第一驱动晶体管M21和第二驱动晶体管M22。锁存器200可以具有第一输入输出端200A和第二输入输出端200B。第一驱动晶体管M21的栅极用于连接半导体存储器的放大使能信号线SAEN，第一驱动晶体管M21的通道第一端C1连接第二输入输出端200B，以及第一驱动晶体管M21的通道第二端C2用于连接半导体存储器的位线BL。第二驱动晶体管M22的栅极用于连接于放大使能信号线SAEN，第二驱动晶体管M22的通道第一端C3连接第一输入输出端200A，第二驱动晶体管M22的通道第二端C4用于连接参考位线Ref-BL。需要说明的是，本实施例中，驱动晶体管(如第一驱动晶体管M21和第二驱动晶体管M22)的通道端(如通道第一端和通道第二端本文档来自技高网...

【技术保护点】
1.一种灵敏放大器，应用于半导体存储器，其特征在于，包括：锁存器，具有第一输入输出端和第二输入输出端；第一驱动晶体管，所述第一驱动晶体管的栅极用于连接所述半导体存储器的放大使能信号线，所述第一驱动晶体管的通道第一端连接所述第二输入输出端，以及所述第一驱动晶体管的通道第二端用于连接所述半导体存储器的位线；第二驱动晶体管，所述第二驱动晶体管的栅极用于连接所述放大使能信号线，所述第二驱动晶体管的通道第一端连接所述第一输入输出端，以及所述第二驱动晶体管的通道第二端用于连接所述半导体存储器的参考位线；其中，所述第一驱动晶体管的驱动能力小于所述第二驱动晶体管的驱动能力。

【技术特征摘要】
1.一种灵敏放大器，应用于半导体存储器，其特征在于，包括：锁存器，具有第一输入输出端和第二输入输出端；第一驱动晶体管，所述第一驱动晶体管的栅极用于连接所述半导体存储器的放大使能信号线，所述第一驱动晶体管的通道第一端连接所述第二输入输出端，以及所述第一驱动晶体管的通道第二端用于连接所述半导体存储器的位线；第二驱动晶体管，所述第二驱动晶体管的栅极用于连接所述放大使能信号线，所述第二驱动晶体管的通道第一端连接所述第一输入输出端，以及所述第二驱动晶体管的通道第二端用于连接所述半导体存储器的参考位线；其中，所述第一驱动晶体管的驱动能力小于所述第二驱动晶体管的驱动能力。2.根据权利要求1所述的灵敏放大器，其特征在于，所述锁存器包括：第一反相器，具有第一输入端和第一输出端，所述第一输入端形成所述第一输入输出端；第二反相器，具有第二输入端和第二输出端，所述第二输入端形成所述第二输入输出端，并连接于所述第一输出端，以及所述第二输出端连接于所述第一输入端；其中，所述第一反相器的驱动能力小于所述第二反相器的驱动能力。3.根据权利要求2所述的灵敏放大器，其特征在于，所述第一反相器包括第一负载晶体管和第三驱动晶体管，所述第一负载晶体管和所述第三驱动晶体管的漏极相连，形成所述第一输出端，以及所述第一负载晶体管和所述第三驱动晶体管的栅极连...

【专利技术属性】
技术研发人员：朱家国，杨英琦，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34