半导体结构与其制作方法技术

本申请提供了一种半导体结构与其制作方法。该制作方法包括；在衬底的表面上设置缺陷层，缺陷层的材料与衬底的材料不同且缺陷层中包括晶体缺陷；在缺陷层的裸露表面上设置缺陷消除层，缺陷消除层包括多个叠置的量子阱，各量子阱包括至少两个结构层，量子阱中与衬底距离最大的结构层的材料与衬底的材料不同；在缺陷消除层的裸露表面上设置包括导电沟道层的沟道结构，缺陷层的材料包括导电沟道层的材料的至少部分元素，与衬底的材料不同的结构层的材料包括导电沟道层的材料的至少部分元素。该方法使得导电沟道层在较大的厚度范围内均不会产生缺陷，从而降低了导电沟道中的缺陷的数量，进一步保证了器件具有良好的性能。

【技术实现步骤摘要】
半导体结构与其制作方法
本申请涉及半导体领域，具体而言，涉及一种半导体结构与其制作方法。
技术介绍
随着器件特征尺寸的微缩，高迁移率沟道的三维FinFET以及纳米线器件成为研究的热点。其中，高迁移率材料的导入的线位错等缺陷控制成为了集成的主要难点。这是由于Ge与Si材料存在4.2％的晶格失配，当外延厚度超过该材料的关键厚度后，就会形成如图1所示的线位错等缺陷。位错缺陷会导致器件的性能较差。在
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部分中公开的以上信息只是用来加强对本文所描述技术的
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的理解，因此，
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中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
技术实现思路
本申请的主要目的在于提供一种半导体结构与其制作方法，以解决现有技术中高迁移率材料的器件由于线位错缺陷导致的问题。为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构的制作方法，该制作方法包括；在衬底的表面上设置缺陷层，所述缺陷层的材料与所述衬底的材料不同且所述缺陷层中包括晶体缺陷；在所述缺陷层的裸露表面上设置缺陷消除层，所述缺陷消除层包括多个叠置的量子阱，各所述量子阱包括至少两个结构层，所述量子阱中与所述衬底距离最大的所述结构层的材料与所述衬底的材料不同；在所述缺陷消除层的裸露表面上设置包括导电沟道层的沟道结构，所述缺陷层的材料包括所述导电沟道层的材料的至少部分元素，与所述衬底的材料不同的所述结构层的材料包括所述导电沟道层的材料的至少部分元素。进一步地，所述衬底为Si衬底或SOI衬底，所述缺陷层的材料包括Si1-xGex，其中，0<x≤100％，所述导电沟道层的材料包括Si、Ge和/或SiGe；优选所述缺陷层的厚度大于Ge含量对应的关键厚度的两倍；进一步优选10％≤x≤50％；更进一步优选所述缺陷层的厚度在50～600nm之间。进一步地，各所述量子阱的沿远离所述衬底的方向的所述结构层依次为Si层和Si1-yGey层，其中，0<y≤100％；优选所述Si层的厚度在2～30nm之间，所述Si1-yGey层的厚度在5～30nm之间，进一步优选，20％≤y≤60％。进一步地，在设置所述缺陷层和设置所述缺陷消除层之间，所述制作方法还包括：对所述缺陷层进行平坦化处理，所述缺陷消除层设置在平坦化处理后的所述缺陷层的表面上。进一步地，在设置所述缺陷消除层和设置所述沟道结构之间，所述制作方法还包括：在所述缺陷消除层的裸露的表面上设置预应变缓冲层，所述沟道结构设置在所述预应变缓冲层的裸露表面上，优选所述预应变缓冲层的厚度在50～1000nm之间；进一步优选所述预应变缓冲层的材料与所述缺陷消除层的与所述衬底距离最大的所述结构层的材料相同。进一步地，在设置所述预应变缓冲层和设置所述沟道结构之间，所述制作方法还包括：对所述预应变缓冲层进行平坦化处理，所述沟道结构设置在平坦化处理后的所述预应变缓冲层的表面上。进一步地，在设置所述沟道结构之后，所述制作方法还包括：在所述沟道结构的远离所述缺陷消除层的表面上设置预盖帽层，所述预盖帽层的材料为Si。进一步地，在设置所述沟道结构之后，所述制作方法还包括：对所述沟道结构和部分所述预应变缓冲层进行刻蚀，形成鳍，剩余的所述预应变缓冲层为应变缓冲层，所述鳍包括导电沟道和部分所述应变缓冲层；在所述鳍的部分裸露表面上设置假栅；在所述鳍的部分裸露表面上且所述假栅的两侧设置侧墙；在所述侧墙两侧的所述鳍的裸露表面上设置外延源漏层，所述源漏外延层与位于所述侧墙两侧的所述鳍形成源/漏区；去除所述假栅；在去除所述假栅后形成的凹槽中依次填充高K介质和栅极材料，在所述沟道结构包括牺牲层的情况下，在填充所述高K介质之前，所述制作方法还包括释放纳米线的过程，在释放所述纳米线之后，所述制作方法还包括在释放所述纳米线后形成的空隙中填充依次所述高K介质和所述栅极材料。根据本申请的另一方面，提供了一种半导体结构，所述半导体结构由任一种所述的制作方法制作而成。根据本申请的另一方面，提供了一种半导体结构，所述半导体结构包括：衬底；缺陷层，位于所述衬底的表面上，所述缺陷层的材料与所述衬底的材料不同且所述缺陷层中包括晶体缺陷；缺陷消除层，位于缺陷层的表面上，所述缺陷消除层包括多个叠置的量子阱；鳍，包括至少一个导电沟道，所述鳍位于所述缺陷消除层的远离所述缺陷层的表面上，所述缺陷层的材料以及所述量子阱的材料均包括所述导电沟道的材料的至少部分元素。进一步地，所述衬底为Si衬底或SOI衬底，所述缺陷层的材料包括Si1-xGex，其中，0<x≤100％；优选所述缺陷层的厚度大于Ge含量对应的关键厚度的两倍；进一步优选10％≤x≤50％。进一步地，各所述量子阱沿远离所述衬底的方向依次包括Si层和Si1-yGey层，其中，0<y≤100％；优选所述Si层的厚度在2～30nm之间，所述Si1-yGey层的厚度在5～30nm之间，进一步优选所述缺陷消除层中的量子阱的个数大于2；更进一步优选20％≤y≤60％。进一步地，所述鳍还包括：至少部分的应变缓冲层，位于所述导电沟道和所述缺陷消除层之间，优选所述应变缓冲层的厚度在50～1000nm之间；进一步优选所述应变缓冲层的材料与所述缺陷消除层中与所述衬底距离最大的所述Si1-yGey层的材料相同；更进一步优选所述半导体结构还包括：盖帽层，位于所述导电沟道的远离所述缺陷消除层的表面上，在所述半导体器件包括多个沿远离所述衬底方向上依次间隔设置的导电沟道的情况下，所述盖帽层位于与所述衬底距离最大的所述导电沟道的远离所述缺陷消除层的表面上，所述盖帽层的材料为Si。进一步地，所述半导体结构还包括：源漏外延层，位于所述鳍的远离所述缺陷消除层的表面上且位于所述导电沟道两侧；栅极，位于所述导电沟道的远离所述缺陷消除层的表面上，在所述半导体结构包括多个导电沟道的情况下，任意两个所述导电沟道之间具有空隙，所述栅极还位于所述空隙中；高K介质，位于所述栅极的两侧以及所述栅极与所述导电沟道之间，在所述半导体结构包括多个导电沟道的情况下，所述高K介质还位于所述空隙中且位于所述栅极的外周；侧墙，位于所述导电沟道的远离所述缺陷消除层的表面上且位于所述高K介质的两侧。应用本申请的技术方案，上述的制作方法中，在设置沟道结构之前，先设置缺陷层和缺陷消除层，其中，缺陷层中具有较多的缺陷，通过具有量子阱的缺陷消除层将缺陷层中的缺陷限制住，避免缺陷一直延伸到沟道结构中，且量子阱中与衬底距离最大的结构层的材料与衬底的材料不同且包括导电沟道层的材料的至少部分元素，这样使得后续设置的导电沟道层对应的关键厚度较大，即导电沟道层在较大的厚度范围内均不会产生缺陷，从而降低了导电沟道中的缺陷的数量，进一步保证了器件具有良好的性能。附图说明构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：图1示出了现有技术中的一种线位错缺陷的SEM图；图2至图8是示出了本申请的半导体结构的制作过程的结构示意图。其中，上述附图包括以下附图标记：10、衬底；20、缺陷层；30、缺陷消除层；31、量子阱；311、Si层；312、Si1-yGey层；40、预应变缓冲层；41、应变缓冲层；50、本文档来自技高网...

【技术保护点】
1.一种半导体结构的制作方法，其特征在于，包括：在衬底的表面上设置缺陷层，所述缺陷层的材料与所述衬底的材料不同且所述缺陷层中包括晶体缺陷；在所述缺陷层的裸露表面上设置缺陷消除层，所述缺陷消除层包括多个叠置的量子阱，各所述量子阱包括至少两个结构层，所述量子阱中与所述衬底距离最大的所述结构层的材料与所述衬底的材料不同；在所述缺陷消除层的裸露表面上设置包括导电沟道层的沟道结构，所述缺陷层的材料包括所述导电沟道层的材料的至少部分元素，与所述衬底的材料不同的所述结构层的材料包括所述导电沟道层的材料的至少部分元素。

【技术特征摘要】
1.一种半导体结构的制作方法，其特征在于，包括：在衬底的表面上设置缺陷层，所述缺陷层的材料与所述衬底的材料不同且所述缺陷层中包括晶体缺陷；在所述缺陷层的裸露表面上设置缺陷消除层，所述缺陷消除层包括多个叠置的量子阱，各所述量子阱包括至少两个结构层，所述量子阱中与所述衬底距离最大的所述结构层的材料与所述衬底的材料不同；在所述缺陷消除层的裸露表面上设置包括导电沟道层的沟道结构，所述缺陷层的材料包括所述导电沟道层的材料的至少部分元素，与所述衬底的材料不同的所述结构层的材料包括所述导电沟道层的材料的至少部分元素。2.根据权利要求1所述的制作方法，其特征在于，所述衬底为Si衬底或SOI衬底，所述缺陷层的材料包括Si1-xGex，其中，0<x≤100％，所述导电沟道层的材料包括Si、Ge和/或SiGe；优选所述缺陷层的厚度大于Ge含量对应的关键厚度的两倍；进一步优选10％≤x≤50％；更进一步优选所述缺陷层的厚度在50～600nm之间。3.根据权利要求2所述的制作方法，其特征在于，各所述量子阱的沿远离所述衬底的方向的所述结构层依次为Si层和Si1-yGey层，其中，0<y≤100％；优选所述Si层的厚度在2～30nm之间，所述Si1-yGey层的厚度在5～30nm之间，进一步优选，20％≤y≤60％。4.根据权利要求1所述的制作方法，其特征在于，在设置所述缺陷层和设置所述缺陷消除层之间，所述制作方法还包括：对所述缺陷层进行平坦化处理，所述缺陷消除层设置在平坦化处理后的所述缺陷层的表面上。5.根据权利要求1至4中任一项所述的制作方法，其特征在于，在设置所述缺陷消除层和设置所述沟道结构之间，所述制作方法还包括：在所述缺陷消除层的裸露的表面上设置预应变缓冲层，所述沟道结构设置在所述预应变缓冲层的裸露表面上，优选所述预应变缓冲层的厚度在50～1000nm之间；进一步优选所述预应变缓冲层的材料与所述缺陷消除层的与所述衬底距离最大的所述结构层的材料相同。6.根据权利要求5所述的制作方法，其特征在于，在设置所述预应变缓冲层和设置所述沟道结构之间，所述制作方法还包括：对所述预应变缓冲层进行平坦化处理，所述沟道结构设置在平坦化处理后的所述预应变缓冲层的表面上。7.根据权利要求2至4中任一项所述的制作方法，其特征在于，在设置所述沟道结构之后，所述制作方法还包括：在所述沟道结构的远离所述缺陷消除层的表面上设置预盖帽层，所述预盖帽层的材料为Si。8.根据权利要求5所述的制作方法，其特征在于，在设置所述沟道结构之后，所述制作方法还包括：对所述沟道结构和部分所述预应变缓冲层进行刻蚀，形成鳍，剩余的所述预应变缓冲层为应变缓冲层，所述鳍包括导电沟道和部分所述应变缓冲层；在所述鳍的部分裸露表面上设置假栅；在所述鳍的部分裸露表面上且所述假栅的两侧设置侧墙；在所述侧墙两侧的所述鳍的裸露表面上设置外延源漏层，所述源...

【专利技术属性】
技术研发人员：李永亮，马雪丽，王晓磊，杨红，李超雷，王文武，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11