半导体器件及其形成方法技术

本发明专利技术涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。所述半导体器件包括：衬底；栅极层，位于所述衬底表面；所述衬底内具有沿沟道长度方向分布于所述栅极层相对两侧的源极漂移区和漏极漂移区，所述漏极漂移区中包括漏极区以及位于所述漏极区与所述沟道之间的绝缘隔离区，所述绝缘隔离区的深度小于或等于所述漏极区的深度。本发明专利技术在增大半导体器件的关态源漏击穿电压的同时，优化了器件版图面积，使得半导体器件能够保持原有的版图尺寸。

Semiconductor devices and their formation methods

The invention relates to the field of semiconductor manufacturing technology, in particular to a semiconductor device and its forming method. The semiconductor device includes: a substrate; a gate layer located on the substrate surface; a source drift zone and a drain drift zone distributed along the channel length direction on the opposite sides of the gate layer; the drain drift zone includes a drain zone and an insulating isolation zone located between the drain zone and the channel, and the depth of the insulating isolation zone is less than or equal to that of the channel. The depth of the drain region. The device optimizes the layout area of the device while increasing the breakdown voltage of the off-state source and drain of the semiconductor device, so that the semiconductor device can maintain the original layout size.

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术涉及半导体制造
，尤其涉及一种半导体器件及其形成方法。
技术介绍
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3DNOR(3D或非)闪存和3DNAND(3D与非)闪存。其中，3DNAND存储器以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的存储器，已经成为新兴存储器设计和生产的主流工艺。随着集成度的越来越高，3DNAND存储器已经从32层发展到64层、128层，甚至更高的层数。在3DNAND存储器的周边逻辑电路中，高压MOS(MetalOxideSemiconductor，金属氧化物半导体)器件是实现存储单元编程与擦除的重要元件。关态源漏击穿电压(DraintoSourceBreakdownVoltage，BVDSS)是衡量MOS器件性能的一个重要参数。但是，现有的MOS器件的击穿电压较低，从而严重影响三维存储器的性能。因此，如何提高MOS器件的关态源漏击穿电压，改善三维存储器的性能，是目前亟待解决的技术问题。
技术实现思路
本专利技术提供一种半导体器件及其形成方法，用于解决现有的MOS器件的源漏击穿电压较低的问题，以改善三维存储器的电性能。为了解决上述问题，本专利技术提供了一种半导体器件，包括：衬底；栅极层，位于所述衬底表面；所述衬底内具有沿沟道长度方向分布于所述栅极层相对两侧的源极漂移区和漏极漂移区，所述漏极漂移区中包括漏极区以及位于所述漏极区与所述沟道之间的绝缘隔离区，所述绝缘隔离区的深度小于或等于所述漏极区的深度。优选的，所述绝缘隔离区包括：隔离槽，自所述衬底形成有所述栅极层的表面向所述衬底内部延伸；绝缘层，填充于所述隔离槽内。优选的，还包括：栅介质层，位于所述衬底与所述栅极层之间；所述栅介质层与所述绝缘层的材料相同。优选的，在沿所述沟道的长度方向上，所述隔离槽的宽度大于所述漏极区的宽度。优选的，所述绝缘隔离区的深度等于所述漏极区的深度。优选的，所述绝缘隔离区的深度为0.03μm～0.1μm。优选的，所述衬底中具有第一掺杂离子，所述源极漂移区和所述漏极漂移区均具有第二掺杂离子；所述第一掺杂离子与所述第二掺杂离子的导电类型相反。优选的，还包括：设置于所述衬底内部的浅沟槽隔离区，所述浅沟槽隔离区位于所述漏极漂移区远离所述沟道的一侧；设置于所述衬底内部的引出区，所述引出区与所述漏极区分布于所述浅沟槽隔离区的相对两侧。为了解决上述问题，本专利技术还提供了一种半导体器件的形成方法，包括如下步骤：形成一衬底，所述衬底表面具有栅极层，所述衬底内具有沿沟道长度方向分布于所述栅极层相对两侧的源极漂移区和漏极漂移区；形成绝缘隔离区于所述漏极漂移区；形成漏极区于所述漏极漂移区，所述绝缘隔离区位于所述漏极区与所述沟道之间，且所述绝缘隔离区的深度小于或等于所述漏极区的深度。优选的，形成绝缘隔离区于所述漏极漂移区的具体步骤包括：自所述衬底形成有所述栅极层的表面刻蚀所述衬底，于所述漏极漂移区形成隔离槽；填充绝缘材料于所述隔离槽内，形成绝缘层。优选的，形成绝缘层的具体步骤包括：沉积绝缘材料，形成填充于所述隔离槽内的绝缘层以及覆盖于所述衬底表面的覆盖层。优选的，形成漏极区于所述漏极漂移区的具体步骤包括：刻蚀所述覆盖层，形成暴露所述漏极漂移区的开口；自所述开口注入掺杂离子，形成所述漏极区。优选的，所述漏极区的深度等于所述隔离槽的深度。优选的，在沿所述沟道的长度方向上，所述隔离槽的宽度大于所述开口的宽度。优选的，所述衬底表面还包括位于所述栅极层与所述衬底之间的栅介质层；所述栅介质层与所述绝缘层的材料相同。优选的，所述隔离槽的深度为0.03μm～0.1μm。优选的，形成一衬底的具体步骤包括：提供一衬底，所述衬底表面具有栅极层，且所述衬底中具有第一掺杂离子；于所述栅极层沿沟道长度方向的两侧分别注入第二掺杂离子，形成所述源极漂移区和所述漏极漂移区，所述第一掺杂离子与所述第二掺杂离子的导电类型相反。本专利技术提供的半导体器件及其形成方法，通过在漏极漂移区设置一个横向的绝缘隔离区，且使得绝缘隔离区的深度小于或等于漏极区的深度，使得所述半导体器件具有以下几个方面的优势：第一，能够增大半导体器件的关态源漏击穿电压；第二，可以减小漏极区到沟道的距离，优化了器件版图面积，使得半导体器件能够保持原有的版图尺寸；第三，保留了源极漂移区和漏极漂移区的自对准工艺步骤，对于控制高压器件电流性能的波动性有很大帮助；第四，绝缘隔离区的形成工艺能够与浅沟槽隔离工艺完全兼容，保持了半导体器件的可靠性标准不会受到影响。附图说明附图1是本专利技术具体实施方式中半导体器件的结构示意图；附图2是本专利技术具体实施方式中半导体器件的电流-电压特性曲线与现有技术中的半导体器件的电流-电压特性曲线；附图3是本专利技术具体实施方式中半导体器件的形成方法流程图；附图4A-4E是本专利技术具体实施方式在形成半导体器件的过程中的主要工艺截面示意图。具体实施方式下面结合附图对本专利技术提供的半导体器件及其形成方法的具体实施方式做详细说明。随着3DNAND存储器技术进一步向QLC(Quad-LevelCell，四层存储单元)发展，在不扩大芯片面积的前提下，如何进一步提高CMOS高压器件关态源漏击穿电压是当前高压器件设计的一个重要方向。当前主要采用在DEMOS(Drain-ExtensionMOS，漏极扩展金属氧化物半导体)和LDMOS(LateralDoubleDiffusedMOS，横向双扩散金属氧化物半导体)高压器件中形成漂移区的方式来提高器件的关态源漏击穿电压。但是，在当前的DEMOS高压器件中，由于载流子运动比较靠近源极区和漏极区的衬底表面，相对横向电场的峰值也靠近衬底表面，且漏极区与栅极层在空间距离上较短，使得关态源漏击穿电压的提高受到限制(目前DEMOS的关态源漏击穿电压只能达到30V左右)。另外，在当前的LDMOS高压器件中，由于位于漂移区内部的浅沟槽隔离结构(ShallowTrenchIsolation，STI)的深度远远大于漏极区的深度，载流子的运动需要绕过漂移区内的STI，使得载流子运动的空间距离较大。该种结构虽然可以在一定程度上提高LDMOS高压器件的关态源漏击穿电压，但是在器件面积、导通电阻上都会有比较大的损失，对于需要严格控制器件尺寸的3DNAND存储器中逻辑电路的设计带来困难。而且，相较于采用LDD(LightlyDopedDrain，轻掺杂漏极区)自对准注入工艺形成漂移区的DEMOS高压器件而言，LDMOS高压器件中漂移区中的离子注入需要采用单独光罩，如果器件的栅长较小，漂移区和衬底阱区之间接触界面位置的微小偏移可能会导致器件性能的较大波动。为了在提高半导体器件关态源漏击穿电压的同时，避免器件版图面积的增加，本具体实施方式提供了一种半导体器件，附图1是本专利技术具体实施方式中半导体器件的结构示意图。本具体实施方式中所述的半导体器件可以是应用于3DN本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：衬底；栅极层，位于所述衬底表面；所述衬底内具有沿沟道长度方向分布于所述栅极层相对两侧的源极漂移区和漏极漂移区，所述漏极漂移区中包括漏极区以及位于所述漏极区与所述沟道之间的绝缘隔离区，所述绝缘隔离区的深度小于或等于所述漏极区的深度。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底；栅极层，位于所述衬底表面；所述衬底内具有沿沟道长度方向分布于所述栅极层相对两侧的源极漂移区和漏极漂移区，所述漏极漂移区中包括漏极区以及位于所述漏极区与所述沟道之间的绝缘隔离区，所述绝缘隔离区的深度小于或等于所述漏极区的深度。2.根据权利要求1所述的半导体器件，其特征在于，所述绝缘隔离区包括：隔离槽，自所述衬底形成有所述栅极层的表面向所述衬底内部延伸；绝缘层，填充于所述隔离槽内。3.根据权利要求2所述的半导体器件，其特征在于，还包括：栅介质层，位于所述衬底与所述栅极层之间；所述栅介质层与所述绝缘层的材料相同。4.根据权利要求2所述的半导体器件，其特征在于，在沿所述沟道的长度方向上，所述隔离槽的宽度大于所述漏极区的宽度。5.根据权利要求1所述的半导体器件，其特征在于，所述绝缘隔离区的深度等于所述漏极区的深度。6.根据权利要求1所述的半导体器件，其特征在于，所述绝缘隔离区的深度为0.03μm～0.1μm。7.根据权利要求1所述的半导体器件，其特征在于，所述衬底中具有第一掺杂离子，所述源极漂移区和所述漏极漂移区均具有第二掺杂离子；所述第一掺杂离子与所述第二掺杂离子的导电类型相反。8.根据权利要求1所述的半导体器件，其特征在于，还包括：设置于所述衬底内部的浅沟槽隔离区，所述浅沟槽隔离区位于所述漏极漂移区远离所述沟道的一侧；设置于所述衬底内部的引出区，所述引出区与所述漏极区分布于所述浅沟槽隔离区的相对两侧。9.一种半导体器件的形成方法，其特征在于，包括如下步骤：形成一衬底，所述衬底表面具有栅极层，所述衬底内具有沿沟道长度方向分布于所述栅极层相对两侧的源极漂移区和漏极漂移区；形成绝缘隔离区于所述漏极漂移区；形成漏极...

【专利技术属性】
技术研发人员：王剑屏，董洁琼，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42