半导体器件及其制造方法技术

一种半导体器件包括场效应晶体管(FET)。FET包括沟道区和设置为与沟道区相邻的源极/漏极区。FET还包括设置在沟道区上方的栅电极。FET是n型FET并且沟道区由Si制成。源极/漏极区包括含有Si1‑x‑yM1xM2y的外延层，其中，M1是Ge和Sn中的一种或多种，以及M2是P和As中的一种或多种，并且0.01≤x≤0.1。本发明专利技术实施例半导体器件及其制造方法。

Semiconductor Devices and Their Manufacturing Methods

A semiconductor device includes a field effect transistor (FET). FET includes channel area and source/drain area adjacent to channel area. The FET also includes a gate electrode arranged above the channel area. FET is an n-type FET and the channel area is made of Si. Source/drain regions include epitaxial layers containing Si1_x_yM1xM2y, in which M1 is one or more of Ge and Sn, and M2 is one or more of P and AS, and 0.01 < x < 0.1. The present invention embodies a semiconductor device and a manufacturing method thereof.

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术实施例涉及制造半导体集成电路的方法，并且更特别地涉及制造包括鳍式场效应晶体管(FinFET)的半导体器件的方法以及半导体器件。
技术介绍
随着半导体产业已进入纳米技术工艺节点以追求更高的器件密度、更高的性能和较低的成本，来自制造和设计问题的挑战已导致诸如鳍式场效应晶体管(FinFET)的三维设计的发展和使用具有高k(介电常数)材料的金属栅极结构。通常通过使用栅极替换技术来制造金属栅极结构,并且通过使用外延生长方法来形成源极和漏极。
技术实现思路
根据本专利技术的一些实施例，提供了一种包括场效应晶体管(FET)的半导体器件，所述场效应晶体管包括；沟道区和源极/漏极区，所述源极/漏极区设置为邻近所述沟道区；以及栅电极，设置在所述沟道区上方，其中：所述沟道区由Si制成，以及所述源极/漏极区包括外延层，其中，所述外延层包括掺杂有Ga的SiGe、掺杂有Ga的GeSn和掺杂有Ga的SiGeSn中的至少一种。根据本专利技术的另一些实施例，还提供了一种包括鳍式场效应晶体管(FinFET)的半导体器件，包括：p型鳍式场效应晶体管，包括第一鳍结构、第一源极/漏极结构和与所述第一源极/漏极结构接触的第一源极/漏极接触件；n型鳍式场效应晶体管，包括第二鳍结构、第二源极/漏极结构和与所述第二源极/漏极结构接触的第二源极/漏极接触件，其中：所述第一源极/漏极结构和所述第二源极/漏极结构中的至少一个包括第一外延层，其中，所述第一外延层包括掺杂有Ga的SiGe、掺杂有Ga的GeSn和掺杂有Ga的SiGeSn中的至少一种。根据本专利技术的又一些实施例，还提供了一种形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法，所述方法包括：在鳍式场效应晶体管结构的源极/漏极结构和隔离绝缘层上方形成第一牺牲层；图案化所述第一牺牲层，从而形成开口；在位于所述开口的底部中的所述隔离绝缘层上以及在图案化的所述第一牺牲层的至少侧面上形成第一衬垫层；在形成所述第一衬垫层之后，在所述开口中形成介电层；在形成所述介电层之后，去除图案化的所述第一牺牲层，由此在所述源极/漏极结构上方形成接触开口；以及在所述接触开口中形成导电层，其中，所述源极/漏极结构包括外延层，其中，所述外延层包括掺杂有Ga的SiGe、掺杂有Ga的GeSn和掺杂有Ga的SiGeSn中的至少一种。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1示出根据本专利技术的实施例的用于p型场效应晶体管的源极/漏极区的各个外延层的实验结果。图2示出引入Ga对电性能的影响的实验结果。图3A、图3B和图3C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图4A、图4B和图4C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图5A、图5B和图5C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图6A、图6B和图6C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图7A、图7B和图7C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图8A、图8B和图8C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图9A、图9B和图9C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图10A、图10B和图10C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图11A、图11B和图11C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图12A、图12B和图12C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图13A、图13B和图13C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图14A、图14B和图14C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图15A、图15B和图15C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图16A、图16B和图16C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图17A、图17B和图17C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图18A、图18B、图18C和图18D示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图19A、图19B和图19C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图20A、图20B和图20C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图21A、图21B和图21C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。图22A、图22B和图22C示出根据本专利技术的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，元件的尺寸不限于所公开的范围或值，但是取决于工艺条件和/或器件的期望性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。在附图中，为了简明，可省略一些层/部件。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。此外，在随后的制造工艺中，在所描述的操作中/之间可以存在一个或多个额外的操作，并且可以改变操作的顺序。所公开的实施例涉及形成用于鳍式场效应晶体管(FinFET)的源极/漏极(S/D)结构，特别是用于CMOS器件的p型FinFET的方法和结构。诸如本文所公开的那些的实施例通常不仅可应用于FinFET，而且还可应用于平面型FET、双栅极晶体管、环绕栅极晶体管、Ω栅极晶体管或全环栅极晶体管、2维FET和/或纳米线晶体管或具有源极/漏极外延区的任何合适的器件。为了实现高可操作速度器件，可以通过对沟道区中的晶体半导体材料施加适当的应力来增加FET的沟道区中的载流子迁移率。作为施加应力的一种技术，在FET的源极/漏极区处提供具有与沟道区不同的晶格常数的晶体半导体材料。具有比沟道区更小的晶格常数的晶体半导体材料用在n型FET的源极/漏极(S/D)区中以对沟道区施加拉伸应力。例如，SiP、SiC和/或SiCP用于n型FET的S/D区，其中，沟道区由硅制成。另一方面，在p本文档来自技高网...

【技术保护点】
1.一种包括场效应晶体管(FET)的半导体器件，所述场效应晶体管包括；沟道区和源极/漏极区，所述源极/漏极区设置为邻近所述沟道区；以及栅电极，设置在所述沟道区上方，其中：所述沟道区由Si制成，以及所述源极/漏极区包括外延层，其中，所述外延层包括掺杂有Ga的SiGe、掺杂有Ga的GeSn和掺杂有Ga的SiGeSn中的至少一种。

【技术特征摘要】
2017.11.30 US 62/593,061;2018.02.28 US 15/908,2651.一种包括场效应晶体管(FET)的半导体器件，所述场效应晶体管包括；沟道区和源极/漏极区，所述源极/漏极区设置为邻近所述沟道区；以及栅电极，设置在所述沟道区上方，其中：所述沟道区由Si制成，以及所述源极/漏极区包括外延层，其中，所述外延层包括掺杂有Ga的SiGe、掺杂有Ga的GeSn和掺杂有Ga的SiGeSn中的至少一种。2.根据权利要求1所述的半导体器件，其中，所述场效应晶体管是p型场效应晶体管。3.根据权利要求1所述的半导体器件，其中，所述外延层包括掺杂有Ga的Si1-x-yGexSny，其中，0.6≤x≤1.0。4.根据权利要求2所述的半导体器件，其中，Ga的浓度在从1×1018个原子/cm3至1×1022个原子/cm3的范围内。5.根据权利要求2所述的半导体器件，其中，所述外延层进一步掺杂有硼或铟。6.根据权利要求2所述的半导体器件，其中，Ga的浓度从所述外延层的外表面向所述外延层内部减小。7.一种包括鳍式场效应晶体管(FinFET)的半导体器件，包括：p型鳍式场效应晶体管，包括第一鳍结构、第一源极/漏极结构和与所述第一...

【专利技术属性】
技术研发人员：彭成毅，卡洛斯·H·迪亚兹，蔡俊雄，林佑明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71