具有高阻断电压与高电压冲击耐受力的GCT芯片制造技术

本发明专利技术提供一种具备高阻断电压与高电压冲击(dV/dt)耐受能力的门极换流晶闸管芯片，所述芯片从阴极到阳极依次设有：n

GCT Chip with High Blocking Voltage and High Voltage Impulse Tolerance

The invention provides a gate commutated thyristor chip with high blocking voltage and high voltage impact (dV/dt) tolerance. The chip is arranged in turn from cathode to anode:n

【技术实现步骤摘要】
具有高阻断电压与高电压冲击耐受力的GCT芯片
本专利技术属于半导体集成电路
，尤其涉及一种具备高阻断电压与高电压冲击耐受能力的门极换流晶闸管(GCT)芯片。
技术介绍
受限于现有传统GCT芯片的结构特点，相比于晶闸管等器件，由于缺少阴极短路等设计，触发GCT芯片使其导通所需的最小门极电流处于较低水平。如图1所示，在正常运行状况下，GCT芯片门极驱动电路能够在门极与阴极之间施加以20V为典型值的直流电压，以保证图1所示结构中的J3结处于耗尽状态，进而使得集成门极换流晶闸管(IGCT)器件整体工作在PNP三极管模式，保证所述器件的击穿电压与J2结击穿电压相近。而在实际的应用情境中，IGCT常通过串联实现更高的阻断电压，此时若从低电位处为驱动供电，则会带来较高的绝缘制造成本。若采用高电位取能的方式为驱动供电，则在模块化多电平变换器(MMC)等应用场合中，在启动初期，会出现短时的驱动无供电工况。由于此时可将IGCT器件等效为GCT芯片的门阴极两侧并联带电阻，故传统器件在该工况下容易出现由阻断电压及上电过程中高电压冲击(电压冲击即器件所承受电压V对时间t的微分运算dV/dt，其中，V表示器件所承受电压，t表示时间)带来的失效。具体而言，阻断电压受到三极管电流放大系数的影响，在同等阴阳极电压状况下，由于阴极与阳极发射极的载流子发射，会使器件体现出的漏电流水平较高，而漏电流则会进一步提高阴极侧与阳极侧三极管的电流放大系数，进而导致器件击穿电压的下降。而对于电压冲击dV/dt而言，如图2所示，由于图2中两条虚线间的区域内的PN结结电容的存在(由于J2结耗尽层扩展宽度较大，该结对器件整体等效结电容的影响最大)，在阴阳极电压升高的过程中，如图2中箭头所示，GCT芯片内部会产生位移电流，若该位移电流过大，则会造成器件局部或整体开通，进而损坏器件。以上两点特性极大限制了IGCT器件在高压领域的应用，导致在系统上电初期需要额外的辅助设备保证IGCT器件的稳定工作。这既增加了系统的成本，又提升了其复杂度，降低了整体的可靠性。
技术实现思路
本专利技术的目的在于克服上述现有技术中存在的缺陷，提供一种具备高阻断电压与高dV/dt耐受能力的GCT芯片，可使得系统的上电过程不再需要额外的辅助设备来保证IGCT器件的正常工作。为了实现上述专利技术目的，本专利技术提供如下技术方案：一种具备高阻断电压与高电压冲击耐受能力的门极换流晶闸管芯片，从阴极到阳极依次设有：n+发射极或阴极发射极、p基区、n基区、n+缓冲层、p+发射极或阳极发射极，p基区表面上设有门极，其特征在于，所述芯片具有以下中的一种或多种：短路阳极结构、P基区表面局部制作的p+区域、或少数载流子寿命为10us以内的芯片。进一步的，所述短路阳极结构包括阳极、p+发射极或阳极发射极及所述p+发射极中制造的一或多个n+短路点。进一步的，所述n+短路点呈指状或点状分布在所述阳极上。进一步的，所述n+短路点的总面积与阳极总面积的占比根据具体的应用状况进行调整，所述占比取值范围为5％-80％。进一步的，所述n+短路点与n+缓冲层区域或n基区接触。进一步的，所述P基区表面局部制作的p+区域位于门极之下。进一步的，所述P基区表面局部制作的p+区域宽于门极电极的长度，但不触及阴极发射区。进一步的，所述P基区表面局部制作的p+区域的厚度为1um内。进一步的，所述P基区表面局部制作的p+区域的典型掺杂浓度为峰值处浓度>1e18/cm-3。进一步的，所述少数载流子寿命为10us以内的芯片中，整个芯片的少数载流子寿命均为10us以内。本专利技术的GCT芯片具备高阻断电压与高dV/dt耐受能力，可使得系统的上电过程不再需要额外的辅助设备来保证IGCT器件的正常工作，降低了系统的复杂度和成本，提升了其可靠性。应理解的是，前面的一般描述和下面的详细描述都是示例性的，并且意图在于提供要求保护的技术的进一步说明。附图说明通过结合附图对本专利技术实施例进行更详细的描述，本专利技术的上述以及其它目的、特征和优势将变得更加明显。附图用来提供对本专利技术实施例的进一步理解，并且构成说明书的一部分，与本专利技术实施例一起用于解释本专利技术，并不构成对本专利技术的限制。除非明确指出，否则附图不应视为按比例绘制。在附图中，相同的参考标号通常代表相同组件或步骤。在附图中：图1是示出现有技术中传统GCT单元示意图；图2是示出现有技术中GCT单元中结电容与位移电流示意图；图3是示出本专利技术的引入短路阳极结构的GCT单元示意图；图4是示出本专利技术的引入表面局部p+结构的GCT单元示意图。具体实施方式为了使得本专利技术的目的、技术方案和优点更为明显，下面将参照附图详细描述根据本专利技术的示例实施例。显然，所描述的实施例仅仅是本专利技术的一部分实施例，而不是本专利技术的全部实施例，应理解，本专利技术不受这里描述的示例实施例的限制。基于本文所描述的实施例，本领域技术人员在没有付出创造性劳动的情况下所得到的所有其它实施例都应落入本专利技术的保护范围之内。在本说明书和附图中，将采用相同的附图标记表示大体上相同的元素和功能，且将省略对这些元素和功能的重复性说明。此外，为了清楚和简洁，可以省略对于本领域所熟知的功能和构造的说明。本专利技术的GCT芯片，从阴极到阳极依次设有：n+发射极或阴极发射极、p基区、n基区、n+缓冲层、p+发射极或阳极发射极，p基区表面上设有门极。除上述结构外，所述GCT芯片还包括以下一种或多种优化结构：1)短路阳极结构。如图3所示，所述短路阳极结构包括阳极，p+发射极或阳极发射极及所述p+发射极中制造的一或多个n+短路点，如图3中p+发射极中的n+短路点，所述n+短路点呈指状或点状分布在所述阳极上，且所述n+短路点的总面积与阳极总面积的占比可根据具体的应用状况进行调整，所述占比取值范围为5％-80％，所述占比可以优选为20％；所述n+短路点与n+缓冲层区域或n基区接触，使芯片阳极侧PNP三极管电流放大系数在低电流状况下处于较低水平，在高电流工况下又与传统GCT芯片无显著差别，进而使阻断状况下的器件外部近似等效为NPN三极管，提升了芯片阻断能力与dV/dt耐受能力，在无驱动情况下所述的dV/dt耐受能力可提高至100V/us以上。2)P基区表面局部制作的p+区域。如图4所示，所述p+区域位于门极之下，且横向宽度与对应位置的门阴极位置相关，通常情况下宽于门极电极的长度，但不触及阴极发射区，例如典型情况下，门极电极宽度为120um，门极电极与阴极发射区的间隔距离为160um时，可取p+区域的宽度为130-150um。所述p+区域厚度典型值为1um内，例如可取值为200nm。所述p+区域的典型掺杂浓度为峰值处浓度>1e18/cm-3，典型状况下可取值为1e19/cm-3。所述p+区域具有较高的表面复合速率，从而增大了器件导通所需最小门极触发电流水平，所述触发电流水平可将单个元胞的电流水平从0.5-5mA提升到4-20mA，进而提升了器件的dV/dt耐受能力，在无驱动情况下所述耐受能力可提高至100V/us以上。3)具有短少数载流子寿命的芯片体内局部区域。所述区域是利用质子辐照等方法制作而成，质子辐照等方法降低了芯片整体的少数载流子寿命，使得少数载流子寿命可以降至10us以内，典型值本文档来自技高网...

【技术保护点】
1.一种具备高阻断电压与高电压冲击耐受能力的门极换流晶闸管芯片，从阴极到阳极依次设有：n

【技术特征摘要】
1.一种具备高阻断电压与高电压冲击耐受能力的门极换流晶闸管芯片，从阴极到阳极依次设有：n+发射极或阴极发射极、p基区、n基区、n+缓冲层、p+发射极或阳极发射极，p基区表面上设有门极，其特征在于，所述芯片具有以下中的一种或多种：短路阳极结构、P基区表面局部制作的p+区域、或少数载流子寿命为10us以内的芯片。2.根据权利要求1所述的门极换流晶闸管芯片，其特征在于，所述短路阳极结构包括阳极、p+发射极或阳极发射极及所述p+发射极中制造的一或多个n+短路点。3.根据权利要求2所述的门极换流晶闸管芯片，其特征在于，所述n+短路点呈指状或点状分布在所述阳极上。4.根据权利要求2所述的门极换流晶闸管芯片，其特征在于，所述n+短路点的总面积与阳极总面积的占比根据具体的应用状况进行调整，所述占比取值范围为5％-80％。5...

【专利技术属性】
技术研发人员：刘佳鹏，曾嵘，周文鹏，赵彪，余占清，陈政宇，
申请(专利权)人：清华大学，
类型：发明
国别省市：北京,11