测试电路块、可变电阻存储器件和形成该存储器件的方法技术

本发明专利技术涉及一种测试电路块、可变电阻存储器件和形成该存储器件的方法。所述测试电路块可以包括第一信号线、第二信号线、高电阻路径单元和低电阻路径单元。高电阻路径单元可以连接在第一信号线和第二信号线之间。低电阻路径单元可以具有低于高电阻路径单元的电阻的电阻。低电阻路径单元可以选择性地与第一信号线和第二信号线之间的高电阻路径单元并联连接。

Test circuit block, variable resistance memory device and method of forming the memory device

The invention relates to a test circuit block, a variable resistance memory device and a method for forming the memory device. The test circuit block may include a first signal line, a second signal line, a high resistance path unit and a low resistance path unit. The high resistance path unit can be connected between the first signal line and the second signal line. The low resistance path unit may have a resistance lower than that of the high resistance path unit. The low resistance path unit can selectively be connected in parallel with the high resistance path unit between the first signal line and the second signal line.

【技术实现步骤摘要】
测试电路块、可变电阻存储器件和形成该存储器件的方法相关申请的交叉引用本申请要求于2017年11月20日向韩国知识产权局提交的申请号为10-2017-0155058的韩国申请的优先权，其通过引用整体合并于此。
各种实施例总体而言涉及一种非易失性存储器件，更具体地涉及一种与核心验证相关的测试电路块、包括所述测试电路块的可变电阻存储器件和形成所述可变电阻存储器件的方法。
技术介绍
为了给存储器件提供高容量和低功耗，正在研究下一代存储器件。这些正在研究的下一代存储器件通常具有不需刷新的非易失性特性。下一代存储器件可以具有动态随机存取存储器(DRAM)的高集成度和闪存的非易失性特性，并且还具有静态RAM(SRAM)的快速速度。下一代存储器件可以包括相变RAM(PCRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(PolymerRAM,PoRAM)、磁性RAM(MRAM)、铁电RAM(FeRAM)、电阻RAM(ReRAM)等。下一代存储器件可以包括具有控制电路块的核心电路块和存储单元阵列。
技术实现思路
在一个实施例中，测试电路块可以包括第一信号线、第二信号线、高电阻路径单元和低电阻路径单元。所述高电阻路径单元可以连接在所述第一信号线和所述第二信号线之间。所述低电阻路径单元可以具有低于所述高电阻路径单元的电阻的电阻。所述低电阻路径单元可以选择性地与所述高电阻路径单元并联连接在所述第一信号线和所述第二信号线之间。在一个实施例中，可变电阻存储器件可以包括半导体衬底、核心电路块和存储单元阵列。所述核心电路块可以包括布置在所述半导体衬底上的感测放大器和测试电路块。所述存储单元阵列可以布置在所述核心电路块之上。所述存储单元阵列可以包括多个位线、多个字线和连接在所述位线和所述字线之间的电阻存储单元。测试电路块可以包括测试位线、测试字线、高电阻路径单元和低电阻路径单元。所述测试位线可以与所述位线中的任意一个连接。所述测试字线可以与所述字线中的任意一个连接。当测试模式信号被使能时，所述高电阻路径单元可以连接在所述位线中的所述任意一个和所述字线中的所述任意一个之间。所述低电阻路径单元可以选择性地与所述测试位线和所述测试字线之间的所述高电阻路径单元并联连接。在一个实施例中，在形成可变电阻存储器件的方法中，可以在半导体衬底上形成核心电路。所述核心电路可以包括通过对存储单元建模而形成的测试电路块。可以使用所述测试电路块验证所述核心电路。当所述核心电路中产生错误时，可以校正所述核心电路。可以在所述核心电路上形成包括多个存储单元的存储单元阵列。附图说明图1是示出根据实施例示例的可变电阻存储器件的框图。图2是示出根据实施例示例的可变电阻存储器件的存储单元阵列的电路图。图3是示出根据实施例示例的可变电阻存储器件的横截面图。图4是示出根据实施例示例的测试电路块的电路图。图5是示出根据实施例示例的相变存储器件的电流-电压关系的曲线图。图6是示出用于产生图4的控制信号的控制信号发生电路的框图。图7是示出根据实施例示例的控制信号发生电路的框图。图8是示出根据实施例示例的控制信号发生电路的电路图。图9是示出根据实施例示例的形成可变电阻存储器件的方法的流程图。具体实施方式下面，将通过实施例的各种示例、参照附图来描述实施例示例。实施例示例可以提供一种测试电路块，该测试电路块可以在层叠存储单元阵列之前验证核心电路块。实施例示例也可提供一种包括上述测试电路块的可变电阻存储器件。实施例示例还可以提供一种形成上述可变电阻存储器件的方法。图1是示出根据实施例的可变电阻存储器件的框图。参考图1，可变电阻存储器件100可以包括核心电路200和存储单元阵列150。核心电路200可以包括第一信号线S1、第二信号线S2和选择性地连接在第一信号线S1和第二信号线S2之间的测试电路块210。存储单元阵列150可以直接或间接地与第一信号线S1和第二信号线S2连接。图2是示出根据实施例示例的可变电阻存储器件的存储单元阵列的电路图。参考图2，存储单元阵列150可以包括多个存储单元150a。每个存储单元150a可以包括其电阻根据施加的电流而变化的材料。例如，存储单元150a可以包括电阻存储单元(未示出)，所述电阻存储单元具有相变层(例如硫族化合物)和选择器件(未示出)。所述相变层可以具有与存储单元150a的逻辑值相对应的电阻值。此外，选择器件可以包括另一相变层(例如双向阈值开关，OvonicThresholdSwitch(OTS))。存储单元150a可以分别位于由全局位线GBL分支的多个位线BL0～BL3和由全局字线GWL分支的多个字线WL0～WL3之间的交叉点处。例如，图1中的第一信号线S1可以对应于全局位线GBL。图1中的第二信号线S2可以对应于全局字线GWL。经由所选择的存储单元150a可以产生从由全局位线GBL分支的位线BL到由全局字线GWL分支的字线WL的正常单元路径152。位线选择开关110可以连接在全局位线GBL和位线BL0～BL3之间。位线选择开关110可以被配置为选择位线BL0～BL3中的任意一个。例如，位线选择开关110可以包括PMOS晶体管。此外，字线选择开关120可以连接在全局字线GWL和字线WL0～WL3之间。字线选择开关120可以被配置为选择字线WL0～WL3中的任意一个。例如，字线选择开关120可以包括NMOS晶体管。再参考图1，电压供给电路130可以连接到第一信号线S1，例如，全局位线GBL。感测放大器S/A可以连接到测试电路块210的输出端子，例如，第二信号线S2，以测试测试电路块210中的电流传输特性。在一个实施例中，感测放大器S/A可以连接到作为测试电路块210的输出端子的第二信号线S2，以查验测试电路块210中的电流传输特性。或者，具有与所述感测放大器S/A的功能基本上相同的功能的其它感测放大器(未示出)可以与存储单元阵列150的位线BL0～BL3连接。图3是示出根据一个实施例的可变电阻存储器件的横截面图。参考图3，通常的电阻存储器件可以包括多个相变存储单元阵列150和核心电路20。核心电路20可以包括感测放大器S/A和用于控制存储单元阵列150的控制电路(未示出)。核心电路20可以位于半导体衬底10和存储单元阵列150之间。即，核心电路20可以形成在半导体衬底10上。相变存储单元阵列150可以形成在核心电路20上。因为存储单元阵列150可能位于核心电路20之上，所以可能在形成存储单元阵列150之后执行用于验证核心电路20的操作。此外，当在形成存储单元阵列150之后在核心电路20中检测到错误时，由于核心电路20可能被存储单元阵列150覆盖，所以修改核心电路20可能是非常困难的。根据一个实施例，为了解决核心电路20和存储单元阵列150的所述结构性问题，可以将测试电路块210安装在核心电路20中以验证感测放大器S/A的功能。图4是示出根据一个实施例的测试电路块的电路图，以及图5是示出根据一个实施例的相变存储器件的电流-电压关系的曲线图。参考图4，测试电路块210可以包括第一信号线S1、第二信号线S2、第一使能电路215、第二使能电路218、高电阻路径单元220、低电阻路径单元230和开关电路250。在一个实施例中，测试电路块210可以包括在核本文档来自技高网...

【技术保护点】
1.一种测试电路块，包括：第一信号线；第二信号线；高电阻路径单元，其连接在所述第一信号线和所述第二信号线之间；低电阻路径单元，其电阻低于所述高电阻路径单元的电阻，所述低电阻路径单元选择性地与所述高电阻路径单元并联连接在所述第一信号线和所述第二信号线之间。

【技术特征摘要】
2017.11.20 KR 10-2017-01550581.一种测试电路块，包括：第一信号线；第二信号线；高电阻路径单元，其连接在所述第一信号线和所述第二信号线之间；低电阻路径单元，其电阻低于所述高电阻路径单元的电阻，所述低电阻路径单元选择性地与所述高电阻路径单元并联连接在所述第一信号线和所述第二信号线之间。2.如权利要求1所述的测试电路块，其中，所述高电阻路径单元包括所选择的可变电阻存储单元在导通之前的关断电阻值和根据所述所选择的可变电阻存储单元的泄漏电流的电阻值。3.如权利要求1所述的测试电路块，其中，所述低电阻路径单元包括所选择的可变电阻存储单元的导通电阻值。4.如权利要求3所述的测试电路块，其中，所述低电阻路径单元包括保持电压发生电路，所述保持电压发生电路被配置为在所述可变电阻存储单元的回折之后提供用于维持所述可变电阻存储单元的导通状态的最小电压。5.如权利要求4所述的测试电路块，其中，所述保持电压发生电路包括串联连接的多个二极管。6.如权利要求4所述的测试电路块，其中，所述低电阻路径单元包括：导通电阻，其耦接在所述第一信号线和所述保持电压发生电路之间，并且被配置为提供所述所选择的可变电阻存储单元的所述导通电阻值；以及单元开关电路，其被配置为将所述导通电阻耦接到所述保持电压发生电路。7.如权利要求1所述的测试电路块，还包括：开关电路，其耦接在所述高电阻路径单元和所述低电阻路径单元之间，以选择性地将所述低电阻路径单元与所述高电阻路径单元连接，其中，所述开关电路根据所述第一信号线与所述第二信号线之间的电压差来被选择性地驱动。8.如权利要求1所述的测试电路块，还包括：开关电路，其耦接在所述高电阻路径单元和所述低电阻路径单元之间，以选择性地将所述低电阻路径单元与所述高电阻路径单元连接，其中，当所述第一信号线的电压不小于阈值电压时，所述开关电路被导通。9.如权利要求8所述的测试电路块，其中，当流经所述低电阻路径单元的电流不大于保持电流时，所述开关电路被关断。10.如权利要求1所述的测试电路块，其中，所述第一信号线包括位线，以及所述第二信号线包括字线。11.如权利要求1所述的测试电路块，还包括：第一使能电路，其连接在所述第一信号线和所述高电阻路径单元之间；以及第二使能电路，其连接在所述高电阻路径单元和所述第二信号线之间，其中，响应于测试模式信号来选择性地驱动所述第一使能电路和所述第二使能电路。12.一种可变电阻存储器件，包括：半导体衬底；核心电路块，其包括位于所述半导体衬底之上的感测放大器和测试电路块；以及存储单元阵列，其层叠在所述核心电路块上，所述存储单元阵列包括多个位线、多个字线和连接在所述位线和所述字线之间的电阻存储单元；其中，所述测试电路块包括：测试位线，其与所述位线中的任意一个连接；测试字线，其与所述字线中的任意一个连接；高电阻路径单元，当测...

【专利技术属性】
技术研发人员：姜奭准，严浩锡，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR