一种集成电路结构制造技术

本发明专利技术提供的一种集成电路结构，该集成电路结构通过在NMOS晶体管上设置张应力绝缘膜或非张应力绝缘膜，以提高或降低NMOS晶体管的性能，在PMOS晶体管上设置压应力绝缘膜或非压应力绝缘膜，以提高或降低PMOS晶体管的性能，产生了更多数量的性能范围可控制的晶体管，并且，通过控制应力绝缘膜的应力密度，及是否掺杂Ge元素，满足了SoC设计中电路不同部分对晶体管性能需求的精确匹配，从而在确保电路性能得到满足的情况下，尽可能降低SoC的功耗，特别是亚阈值极低功耗SoC的功耗，进而提高SoC的工作能效。

An Integrated Circuit Architecture

【技术实现步骤摘要】
一种集成电路结构
本专利技术涉及集成电路
，更具体地说，涉及一种集成电路结构。
技术介绍
在集成电路制造过程中，为了满足电路对器件的不同性能的需求，一般会对同类型的晶体管制造不同阈值电压版本的晶体管，满足不同的电路设计需求，如高阈值电压器件多用于构成低功耗或低速电路部分，低阈值电压器件多用于构成高速电路部分，正常阈值电压器件多用于构成中速电路部分。但是，有限数量的阈值电压控制使得器件性能的控制只能是数量非常有限的粗颗粒范围，为了满足电路性能，往往需要选用性能远超过电路需求的晶体管，从而消耗不必要的能量。
技术实现思路
有鉴于此，为解决上述问题，本专利技术提供一种集成电路结构，技术方案如下：一种集成电路结构，所述集成电路结构包括多个NMOS晶体管和多个PMOS晶体管；其中，部分所述NMOS晶体管的栅极结构上覆盖张应力绝缘膜，其余部分所述NMOS晶体管的栅极结构上覆盖非张应力绝缘膜；和/或部分所述PMOS晶体管的栅极结构上覆盖压应力绝缘膜，其余部分所述PMOS晶体管的栅极结构上覆盖非压应力绝缘膜。优选的，覆盖至部分所述NMOS晶体管的栅极结构上的所述张应力绝缘膜的应力密度大小不同；和/或覆盖至部分所述PMOS晶体管的栅极结构上的所述压应力绝缘膜的应力密度大小不同。优选的，所述其余部分所述NMOS晶体管的栅极结构上覆盖非张应力绝缘膜，包括：其余部分所述NMOS晶体管的栅极结构上覆盖压应力绝缘膜。优选的，覆盖至其余部分所述NMOS晶体管的栅极结构上的所述压应力绝缘膜的应力密度大小不同。优选的，所述其余部分所述NMOS晶体管的栅极结构上覆盖非张应力绝缘膜，包括：其余部分所述NMOS晶体管的栅极结构上覆盖无应力绝缘膜。优选的，所述其余部分所述PMOS晶体管的栅极结构上覆盖非压应力绝缘膜，包括：其余部分所述PMOS晶体管的栅极结构上覆盖张应力绝缘膜。优选的，覆盖至其余部分所述PMOS晶体管的栅极结构上的所述张应力绝缘膜的应力密度大小不同。优选的，所述其余部分所述PMOS晶体管的栅极结构上覆盖非压应力绝缘膜，包括：其余部分所述PMOS晶体管的栅极结构上覆盖无应力绝缘膜。优选的，所述PMOS晶体管的源极接触区域和漏极接触区域掺杂Ge元素，形成SiGe，以提升所述PMOS晶体管的性能。优选的，所述NMOS晶体管的源极接触区域和漏极接触区域掺杂Ge元素，形成SiGe，以降低所述NMOS晶体管的性能。相较于现有技术，本专利技术实现的有益效果为：该集成电路结构，通过在NMOS晶体管上设置张应力绝缘膜或非张应力绝缘膜，以提高或降低NMOS晶体管的性能，在PMOS晶体管上设置压应力绝缘膜或非压应力绝缘膜，以提高或降低PMOS晶体管的性能，产生了更多数量的性能范围可控制的晶体管，满足了SoC(System-on-Chip，片上系统)设计中电路不同部分对晶体管性能需求的精确匹配，从而在确保电路性能得到满足的情况下，尽可能降低SoC的功耗，特别是亚阈值极低功耗SoC的功耗，进而提高SoC的工作能效。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本专利技术实施例提供的一种集成电路结构的示意图；图2为本专利技术实施例提供的一种NMOS晶体管的结构示意图；图3为本专利技术实施例提供的另一NMOS晶体管的结构示意图；图4为本专利技术实施例提供的一种PMOS晶体管的结构示意图；图5为本专利技术实施例提供的另一PMOS晶体管的结构示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。参考图1-图5，图1为本专利技术实施例提供的一种集成电路结构的示意图，图2为本专利技术实施例提供的一种NMOS晶体管的结构示意图，图3为本专利技术实施例提供的另一NMOS晶体管的结构示意图，图4为本专利技术实施例提供的一种PMOS晶体管的结构示意图，图5为本专利技术实施例提供的另一PMOS晶体管的结构示意图，所述集成电路结构11包括多个NMOS晶体管12和多个PMOS晶体管13；其中，如图2所示，部分所述NMOS晶体管12的栅极结构G上覆盖张应力绝缘膜21，如图3所示，其余部分所述NMOS晶体管12的栅极结构G上覆盖非张应力绝缘膜31；如图4所示，部分所述PMOS晶体管13的栅极结构G上覆盖压应力绝缘膜41，如图5所示，其余部分所述PMOS晶体管13的栅极结构G上覆盖非压应力绝缘膜51。需要说明的是，NMOS晶体管12是在P型衬底上生成一层氧化物绝缘层22，然后用光刻工艺扩散两个高掺杂的N型区，从N型区引出电极，即其中一个是漏极D，另一个是源极S，在源极S和漏极D之间的氧化物绝缘层上镀一层金属层作为栅极结构G。PMOS晶体管13是在N型衬底上生成一层氧化物绝缘层42，然后用光刻工艺扩散两个高掺杂的P型区，从P型区引出电极，即其中一个是漏极D，另一个是源极S，在源极S和漏极D之间的氧化物绝缘层42上镀一层金属层作为栅极结构G。在该实施例中，为了提高器件的性能，一般会在晶体管的栅极结构上覆盖合适的具有应力的绝缘膜，在NMOS晶体管12的栅极结构G上覆盖张应力绝缘膜21，以提高NMOS晶体管的性能，在PMOS晶体管13的栅极结构G上覆盖压应力绝缘膜41，以提高PMOS晶体管的性能。事实上，在SoC中多数电路部分对性能的需求并不高，多数电路部分在满足性能需求的前提下更要求尽可能的低功耗。因此，在本专利技术实施例中，通过在NMOS晶体管的栅极结构上覆盖非张应力绝缘膜，以降低NMOS晶体管的性能，在PMOS晶体管的栅极结构上覆盖非压应力绝缘膜，以降低PMOS晶体管的性能，即，在满足电路性能需求的前提下有效的降低功耗。需要说明的是，所述NMOS晶体管和所述PMOS晶体管在集成电路中具体的位置，可根据具体的电路需求而定，当电路需求高性能时，采用覆盖张应力绝缘膜的NMOS晶体管和/或覆盖压应力绝缘膜的PMOS晶体管；当电路需求低性能时，采用覆盖非张应力绝缘膜的NMOS晶体管和/或覆盖非压应力绝缘膜的PMOS晶体管，以降低电路功耗。进一步的，基于本专利技术上述实施例，覆盖至部分所述NMOS晶体管12的栅极结构上的所述张应力绝缘膜21的应力密度大小不同；覆盖至部分所述PMOS晶体管13的栅极结构上的所述压应力绝缘膜41的应力密度大小不同。在该实施例中，同种类型的晶体管的栅极结构上所覆盖的同种类型的应力绝缘膜，其应力密度大小可以不一样，即，同种类型的晶体管的栅极结构上所覆盖的同类型的应力绝缘膜应力密度可以有多种，从而通过应力密度的不同，提供性能不同的晶体管，可以更好的满足设计不同电路对晶体管性能的不同需求，又可以最大限度的降低功耗。进一步的，基于本专利技术上述实施例，所述其余部分所述NMOS晶体管1本文档来自技高网...

【技术保护点】
1.一种集成电路结构，其特征在于，所述集成电路结构包括多个NMOS晶体管和多个PMOS晶体管；其中，部分所述NMOS晶体管的栅极结构上覆盖张应力绝缘膜，其余部分所述NMOS晶体管的栅极结构上覆盖非张应力绝缘膜；和/或部分所述PMOS晶体管的栅极结构上覆盖压应力绝缘膜，其余部分所述PMOS晶体管的栅极结构上覆盖非压应力绝缘膜。

【技术特征摘要】
1.一种集成电路结构，其特征在于，所述集成电路结构包括多个NMOS晶体管和多个PMOS晶体管；其中，部分所述NMOS晶体管的栅极结构上覆盖张应力绝缘膜，其余部分所述NMOS晶体管的栅极结构上覆盖非张应力绝缘膜；和/或部分所述PMOS晶体管的栅极结构上覆盖压应力绝缘膜，其余部分所述PMOS晶体管的栅极结构上覆盖非压应力绝缘膜。2.根据权利要求1所述的集成电路结构，其特征在于，覆盖至部分所述NMOS晶体管的栅极结构上的所述张应力绝缘膜的应力密度大小不同；和/或覆盖至部分所述PMOS晶体管的栅极结构上的所述压应力绝缘膜的应力密度大小不同。3.根据权利要求1所述的集成电路结构，其特征在于，所述其余部分所述NMOS晶体管的栅极结构上覆盖非张应力绝缘膜，包括：其余部分所述NMOS晶体管的栅极结构上覆盖压应力绝缘膜。4.根据权利要求3所述的集成电路结构，其特征在于，覆盖至其余部分所述NMOS晶体管的栅极结构上的所述压应力绝缘膜的应力密度大小不同。5.根据权利要求1所述的集成电路结构，其特征在于，所述其余部分...

【专利技术属性】
技术研发人员：吴玉平，陈岚，张学连，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11