垂直存储器件制造技术

本公开内容的各方面提供了一种半导体器件。半导体器件包括栅极层和绝缘层，栅极层和绝缘层沿垂直于半导体器件的衬底的第一方向交替地堆叠在衬底上的第一区域中。栅极层和绝缘层在第二区域中以台阶形式堆叠。半导体器件包括设置在第一区域中的沟道结构。沟道结构和栅极层以串联配置形成晶体管叠层，其中栅极层是晶体管的栅极。该半导体器件包括：触点结构，设置在第二区域中，以及第一虚设沟道结构，设置在第二区域中并围绕触点结构。第一虚设沟道结构被图案化为具有与沟道结构的第二形状不同的第一形状。

Vertical memory devices

Various aspects of the disclosure provide a semiconductor device. Semiconductor devices include a gate layer and an insulating layer, which alternately stack in the first region of the substrate along the first direction perpendicular to the substrate of the semiconductor device. The grid layer and the insulating layer are stacked in the second area in the form of steps. Semiconductor devices include channel structures arranged in the first region. The channel structure and the gate layer are arranged in series to form a transistor stack, in which the gate layer is the gate of the transistor. The semiconductor device comprises a contact structure, a second area set, and a first imaginary channel structure set in the second area and around the contact structure. The first imaginary channel structure is patterned into a first shape different from the second shape of the channel structure.

【技术实现步骤摘要】
【国外来华专利技术】垂直存储器件
技术介绍
半导体制造商开发了垂直器件技术，例如三维(3D)NAND闪存技术等，以实现更高的数据储存密度，而无需更小的存储单元。在一些示例中，3DNAND存储器件包括核心区域和台阶区域。核心区域包括交替的栅极层和绝缘层的叠层。交替栅极层和绝缘层的叠层用于形成垂直堆叠的存储单元。台阶区域包括台阶形式的相应栅极层，以便于形成到相应栅极层的触点。触点用于将驱动电路连接到相应栅极层，以控制堆叠的存储单元。
技术实现思路
本公开内容的各方面提供了一种半导体器件。半导体器件包括栅极层和绝缘层，所述栅极层和绝缘层沿垂直于半导体器件的衬底的第一方向交替地堆叠在衬底上的第一区域中。栅极层和绝缘层在衬底上的第二区域中以台阶形式堆叠。半导体器件包括沟道结构，该沟道结构设置在第一区域中并沿第一方向延伸。沟道结构穿过栅极层和绝缘层。沟道结构和栅极层以串联配置形成晶体管叠层，其中栅极层是晶体管的栅极。该半导体器件包括：触点结构，设置在第二区域中，以与栅极层之一形成导电连接；以及第一虚设沟道结构，设置在第二区域中并围绕触点结构。第一虚设沟道结构被图案化为具有与沟道结构的第二形状不同的第一形状。在一些实施例中，沟道结构在半导体器件的水平横截面处具有圆形形状，并且第一虚设沟道结构在水平横截面处具有非圆形形状。第一虚设沟道结构具有非圆形形状，其是可通过限定非圆形形状的两个或更多个参数调整的。在示例中，第一虚设沟道结构具有胶囊形状、矩形形状和圆弧形状中的至少一种形状。根据一个示例，半导体器件包括第二虚设沟道结构，该第二虚设沟道结构被设置为相对于触点结构与第一虚设沟道结构对称。在一些示例中，半导体器件包括多个虚设沟道结构，多个虚设沟道结构相对于触点结构以非对称配置的方式围绕触点结构设置。在一些实施例中，半导体器件包括多个虚设沟道结构，多个虚设沟道结构围绕触点结构设置。多个虚设沟道结构之间的最大距离短于第一限制。在一些实施例中，第一虚设沟道结构由与沟道结构相同的材料形成。在一些实施例中，第一虚设沟道结构由与沟道结构不同的材料形成。在一些实施例中，半导体器件包括栅缝隙结构，其在栅极层和绝缘层的叠层中延伸。栅缝隙结构与第一虚设沟道结构之间的最大距离短于第二限制。本公开内容的各方面提供了一种用于版图设计的方法。该方法包括对蚀刻工艺进行表征，该蚀刻工艺用于在半导体器件的衬底上的交替的牺牲层和绝缘层的叠层中蚀刻沟道孔和虚设沟道孔。沟道孔位于核心区域中，并且虚设沟道孔位于台阶区域中。交替的牺牲栅极层和绝缘层的叠层从核心区域延伸到台阶形式的台阶区域中。该方法还包括基于对蚀刻工艺的表征确定用于在版图中限定虚设沟道孔的第一形状。第一形状不同于用于限定沟道孔的第二形状。附图说明当结合附图阅读时，从以下具体实施方式中可以最好地理解本公开内容的各方面。应注意，根据行业中的一般惯例，各种特征未按比例绘制。实际上，为了清楚地讨论，可以任意增加或减少各种特征的尺寸。图1A和图1B示出了根据一些实施例的半导体器件的水平横截面图和垂直横截面图。图2A-2F示出了根据一些实施例的对称图案的版图设计示例。图3A-3D示出了根据一些实施例的非对称图案的版图设计示例。图4示出了概述根据本公开内容的实施例的工艺示例的流程图。图5示出了根据本公开内容的一些实施例的掩模。图6和图7示出了根据一些实施例的在制造工艺期间的半导体器件的水平横截面图。具体实施方式以下公开内容提供了用于实现所提出客体的不同特征的许多不同实施例或示例。下文描述了部件和布置的具体示例以简化本公开内容。当然，这些仅仅是示例，并非旨在是限制性的。例如，随后描述中的在第二特征上方或上形成第一特征可以包括其中第一和第二特征被形成为直接接触的实施例，并且还可以包括其中可以在第一和第二特征之间形成附加特征以使得第一和第二特征可以不直接接触的实施例。另外，本公开内容可以在各种示例中重复附图标记数字和/或字母。该重复是为了简单和清楚的目的，并且其本身并不规定所讨论的各种实施例和/或配置之间的关系。此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等空间相对术语来描述如图所示的一个元件或特征与其它(一个或多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。开发了各种制造技术，例如栅极首先制造技术、栅极最后制造技术等，以制造垂直存储器件。栅极首先制造技术先形成存储单元的栅极，然后再形成存储单元的沟道。栅极最后制造技术使用牺牲栅极以便于存储单元的沟道的形成；并且在形成沟道之后用存储单元的真正栅极替换牺牲栅极。用真正栅极替换牺牲栅极包括去除牺牲栅极，然后形成真正栅极。当去除牺牲栅极时，存储单元的沟道可以支撑核心区域免于塌陷。此外，可以在台阶区域中形成虚设沟道，以在去除牺牲栅极时支撑台阶区域免于塌陷。本公开内容的各方面提供了台阶区域中的虚设沟道的版图设计。版图设计满足维持距离要求，以便在去除牺牲栅极时支撑台阶区域。此外，本公开内容提供了版图设计的调整灵活性，以减轻蚀刻轮廓变形对于在台阶区域中蚀刻虚设沟道的虚设沟道孔和/或触点的接触孔的影响。在相关示例中，圆形用于虚设沟道的版图设计中，并且相对于台阶区域中的触点以对称图案布置圆形。可以借助半径调整圆形。在本公开内容的一些实施例中，诸如胶囊形状、矩形形状、圆弧形状、骨头形状等非圆形形状用于虚设沟道，并且非圆形形状可以借助两个或更多个参数来调整，例如宽度、长度、圆弧半径、圆弧角等。此外，在一些实施例中，可以相对于梯形区域中的触点以对称图案或非对称图案布置非圆形形状。根据本公开内容，可以根据台阶区域中的用于蚀刻用于形成虚设沟道的虚设沟道孔的蚀刻轮廓表征(或用于蚀刻用于形成触点的接触孔的蚀刻轮廓表征)来选择和调整虚设沟道的版图设计，以便可以减少蚀刻轮廓变形对于在台阶区域中蚀刻虚设沟道孔(或蚀刻轮廓变形对于蚀刻接触孔)的不利影响。图1A示出了根据本公开内容的一些实施例的半导体器件100的水平横截面图，而图1B示出了根据本公开内容的一些实施例的半导体器件100的垂直横截面图。半导体器件100包括衬底101和在其上形成的电路。衬底101的主表面例如在X方向和Y方向上延伸。水平横截面(例如，X-Y平面)平行于衬底101的主表面，并且垂直横截面(例如，X-Z平面)垂直于衬底101的主表面。图1A示出了用于产生图1B中的垂直横截面图的线B-B'；并且图1B示出了用于产生图1A中的水平横截面图的线A-A’。半导体器件100指的是任何合适的器件，例如，存储器电路、半导体芯片(或管芯)(在该半导体芯片上形成存储器电路)、半导体晶圆(在该半导体晶圆上形成多个半导体管芯)、半导体芯片叠层、包括组装在封装衬底上的一个或多个半导体芯片的半导体封装等。衬底101可以是任何合适的衬底，例如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。IV族半导体可以包括Si、Ge或SiGe。衬底101可以本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：栅极层和绝缘层，所述栅极层和所述绝缘层沿垂直于所述半导体器件的衬底的第一方向交替地堆叠在所述衬底上的第一区域中，其中，所述栅极层和所述绝缘层在所述衬底上的第二区域中以台阶形式堆叠；沟道结构，所述沟道结构设置在所述第一区域中并沿所述第一方向延伸，其中，所述沟道结构穿过所述栅极层和所述绝缘层，并且所述沟道结构和所述栅极层以串联配置形成晶体管叠层，其中，所述栅极层是所述晶体管的栅极；触点结构，所述触点结构设置在所述第二区域中，以与所述栅极层之一形成导电连接；以及第一虚设沟道结构，所述第一虚设沟道结构设置在所述第二区域中并围绕所述触点结构，所述第一虚设沟道结构被图案化为具有与所述沟道结构的第二形状不同的第一形状。

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，包括：栅极层和绝缘层，所述栅极层和所述绝缘层沿垂直于所述半导体器件的衬底的第一方向交替地堆叠在所述衬底上的第一区域中，其中，所述栅极层和所述绝缘层在所述衬底上的第二区域中以台阶形式堆叠；沟道结构，所述沟道结构设置在所述第一区域中并沿所述第一方向延伸，其中，所述沟道结构穿过所述栅极层和所述绝缘层，并且所述沟道结构和所述栅极层以串联配置形成晶体管叠层，其中，所述栅极层是所述晶体管的栅极；触点结构，所述触点结构设置在所述第二区域中，以与所述栅极层之一形成导电连接；以及第一虚设沟道结构，所述第一虚设沟道结构设置在所述第二区域中并围绕所述触点结构，所述第一虚设沟道结构被图案化为具有与所述沟道结构的第二形状不同的第一形状。2.根据权利要求1所述的半导体器件，其中：所述沟道结构在所述半导体器件的水平横截面处具有圆形形状；并且所述第一虚设沟道结构在所述水平横截面处具有非圆形形状。3.根据权利要求2所述的半导体器件，其中：所述第一虚设沟道结构具有所述非圆形形状，所述非圆形形状能够通过限定所述非圆形形状的两个或更多个参数来进行调整。4.根据权利要求3所述的半导体器件，其中：所述第一虚设沟道结构具有胶囊形状、矩形形状和圆弧形状中的至少一种形状。5.根据权利要求1所述的半导体器件，还包括：第二虚设沟道结构，所述第二虚设沟道结构被设置为相对于所述触点结构与所述第一虚设沟道结构对称。6.根据权利要求1所述的半导体器件，还包括：多个虚设沟道结构，所述多个虚设沟道结构相对于所述触点结构以非对称配置的方式围绕所述触点结构设置。7.根据权利要求1所述的半导体器件，还包括：多个虚设沟道结构，所述多个虚设沟道结构围绕所述触点结构设置，所述多个虚设沟道结构之间的最大距离短于第一限制。8.根据权利要求1所述的半导体器件，其中：所述第一虚设沟道结构由与所述沟道结构相同的材料形成。9.根据权利要求1所述的半导体器件，其中：所述第一虚设沟道结构由二氧化硅形成。10.根据权利要求1所述的半导体器件，还包括：栅缝隙，所述栅缝隙在所述栅极层和所述绝缘层的叠层中延伸，所述栅缝隙与所述第...

【专利技术属性】
技术研发人员：沈淼，肖莉红，胡禺石，陶谦，郭美澜，张勇，孙坚华，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42