基于标准CMOS工艺的单层多晶结构EEPROM制造技术

本发明专利技术公开了一种单层多晶结构EEPROM，包括P型硅基材、均设置在P型硅基材的第一N型阱和第二N型阱，以及耦合电容管和PMOS晶体管；耦合电容管包括第一浮栅、耦合电容端和第一栅氧化层，耦合电容端和第一栅氧化层均设置在第一N型阱上，第一浮栅设置在第一栅氧化层上；PMOS晶体管包括第二浮栅、均设置在第二N型阱上的P

【技术实现步骤摘要】
基于标准CMOS工艺的单层多晶结构EEPROM
本专利技术属于半导体存储
，具体涉及一种基于标准CMOS工艺的单层多晶结构EEPROM。
技术介绍
电可擦除可编程只读存储器(ElectricallyErasableProgrammableRead-OnlyMemory，简称“EEPROM”)具有擦写可逆、擦写速度快、掉电后数据不丢失的性能，广泛应用于嵌入式存储器、物联网等领域。如图1所示，为传统单层多晶结构EEPROM存储器的电路图，图2所示为图1所示EEPROM存储器的剖面示意图。其存储单元采用NMOS管和PMOS管组成，PMOS管用作耦合电容管，NMOS管用作隧道管和读出管，PMOS管设置在N型阱上，N型阱设置在P型硅基材上，NMOS管设置在P型硅基材上。PMOS管和NMOS管的栅极相连作为EEPROM的浮栅，PMOS管的N+掺杂区和两个P+掺杂区连接形成耦合电容端(C端)；NMOS管的P+掺杂区接地，一个N+掺杂区形成漏端，一个N+掺杂区形成源端。传统单层多晶结构EEPROM存储器在执行擦除操作时，PMOS管的耦合电容端(C端)加低电压(0V)，NMOS管的源端(S端)和漏端(D端)加高压(10～15V)，P型硅基材(Psub)接地(0V)。对于特定工艺来说，这种结构的EEPROM可以正常工作，但在一些工艺中，NMOS管的N+源端和P型硅基材、以及N+漏端和P型硅基材形成的二极管不能承受高压，导致这种结构的EEPROM在实际应用过程中具有局限性。
技术实现思路
本专利技术要解决的技术问题是提供一种单层多晶结构EEPROM，通过改进EEPROM的结构，使之能够承受擦除时的操作电压，与此同时能够基于标准CMOS工艺生产，而不仅仅只局限于某些特定工艺，改善单层多晶结构EEPROM的兼容性，利于降低制造成本。为了解决上述技术问题，本专利技术提供了一种基于标准CMOS工艺的单层多晶结构EEPROM，包括，P型硅基材；第一N型阱，其设置在所述P型硅基材上；第二N型阱，其设置在所述P型硅基材上；耦合电容管，其包括第一浮栅、耦合电容端和第一栅氧化层，所述耦合电容端和第一栅氧化层均设置在所述第一N型阱上，所述第一浮栅设置在所述第一栅氧化层上；PMOS晶体管，其用作所述EEPROM的隧道管和读出管；其包括第二浮栅、P+源极掺杂区、P+漏极掺杂区、N+衬底掺杂区和第二栅氧化层；所述P+源极掺杂区、P+漏极掺杂区、N+衬底掺杂区和第二栅氧化层均设置在所述第二N型阱上，所述第二浮栅设置在第二栅氧化层上；所述第二浮栅通过浮栅导电连接所述第一浮栅。本专利技术一个较佳实施例中，进一步包括所述耦合电容管为PMOS晶体管，其包括均设置在所述第一N型阱上的N+掺杂区和两个第一P+掺杂区，所述N+掺杂区和两个第一P+掺杂区导电连接形成所述耦合电容端。本专利技术一个较佳实施例中，进一步包括所述P型硅基材上位于第一N型阱和第二N型阱之间设有第二P+掺杂区。本专利技术一个较佳实施例中，进一步包括所述浮栅、第一浮栅和第二浮栅均为单层多晶硅结构。本专利技术一个较佳实施例中，进一步包括所述第一浮栅和第二浮栅通过浮栅导电连接，使得所述第一栅氧化层形成的第一栅氧化层电容和所述第二栅氧化层形成的第二栅氧化层电容串联；所述耦合电容管的耦合系数为第一栅氧化层电容与第二栅氧化层电容的比值。本专利技术一个较佳实施例中，进一步包括所述耦合电容管的耦合系数为5～15。本专利技术的有益效果：本专利技术的单层多晶结构EEPROM，改变传统单层多晶结构EEPROM的结构设计，使用PMOS管用作隧道管和读出管，执行擦除操作时，PMOS管的重掺杂P+源端以及重掺杂P+漏端与第一N型阱之间没有压降，压降加载在能够承受高压的轻掺杂第一N型阱和轻掺杂P型硅基材形成的二极管结构之间，从而使得EEPROM器件能够承受擦除时的操作高压，与此同时能够基于标准CMOS工艺生产，而不仅仅只局限于某些特定工艺，以此来改善单层多晶结构EEPROM的兼容性，利于降低制造成本。附图说明图1是传统单层多晶结构EEPROM存储器的电路图；图2是图1中EEPROM存储器的剖面示意图；图3是本专利技术优选实施例中单层多晶结构EEPROM的电路图；图4是图3中单层多晶结构EEPROM的剖面示意图；图5是本专利技术优选实施例中单层多晶结构EEPROM在编程模式下的等效电路图；图6是本专利技术优选实施例中单层多晶结构EEPROM在擦除模式下的等效电路图。图3-4中：CP1→耦合电容管；CP2→PMOS管；S→PMOS管源端；D→PMOS管的漏端；W→PMOS管N阱衬底；FG→浮栅；GND→0V；C→耦合电容端；11a→第一浮栅；11b→第二浮栅；12a→第一栅氧化层；12b→第二栅氧化层；P+→P型重掺杂区；N+→N型重掺杂区；Nwell1→第一N型阱；Nwell2→第二N型阱；Psub→P型硅基材；C1→第一栅氧化层电容；C2→第二栅氧化层电容。具体实施方式下面结合附图和具体实施例对本专利技术作进一步说明，以使本领域的技术人员可以更好地理解本专利技术并能予以实施，但所举实施例不作为对本专利技术的限定。实施例如图3-4所示，本实施例公开了一种单层多晶结构EEPROM，能够基于标准CMOS工艺生产，而不仅仅局限于特定的CMOS工艺，其优选结构如下：其包括P型硅基材Psub、第一N型阱Nwell1、第二N型阱Nwell2、耦合电容管CP1和用作隧道管和读出管的PMOS晶体管CP2。其中，第一N型阱Nwell1、第二N型阱Nwell2通过扩散或者离子注入的方式形成在P型硅基材Psub上；耦合电容管CP1设置在第一N型阱Nwell1上，PMOS晶体管CP2设置在第二N型阱Nwell2上。具体的，耦合电容管CP1包括第一浮栅11a、耦合电容端C和第一栅氧化层12a，上述耦合电容端C和第一栅氧化层12a均设置在上述第一N型阱Nwell1上，上述第一浮栅11a设置在上述第一栅氧化层12a上；上述第一栅氧化层12a形成第一栅氧化层电容，第一浮栅11a和第一N型阱Nwell1分别形成第一栅氧化层电容的两个极板。PMOS晶体管CP2包括第二浮栅11b、P+源极掺杂区、P+漏极掺杂区、N+衬底掺杂区和第二栅氧化层12b；上述P+源极掺杂区、P+漏极掺杂区、N+衬底掺杂区和第二栅氧化层12b均通过离子注入的方式形成在上述第二N型阱Nwell2上，上述第二浮栅11b设置在第二栅氧化层12b上；上述第二栅氧化层12b形成第二栅氧化层电容，第二浮栅11b和第二N型阱Nwell2分别形成第二栅氧化层电容的两个极板。上述第二浮栅11b通过浮栅FG导电连接上述第一浮栅11a，使得第一栅氧化层电容和第二栅氧化层电容串联。本实施例技术方案中，上述第一浮栅11a、第二浮栅11b和浮栅FG在工艺上采用单层多晶硅材料一体形成，形成一个浮栅整体结构。上述耦合电容管CP1的耦合系数为第一栅氧化层电容与第二栅氧化层电容的比值。上述耦合电容管CP1用作电容管使用，在一种实施例中，耦合电容管CP1直接选用电容管，在另一种实施例中，耦合电容管CP1优选使用PMOS晶体管，相较于使用电容管，本实施例技术方案中，上述耦合电容管CP1优选使用PMOS晶体管，在具有相同耦合电容的前提下，PMOS晶体管的尺寸可以做得更小。选用本文档来自技高网...

【技术保护点】
1.一种基于标准CMOS工艺的单层多晶结构EEPROM，其特征在于：包括，P型硅基材；第一N型阱，其设置在所述P型硅基材上；第二N型阱，其设置在所述P型硅基材上；耦合电容管，其包括第一浮栅、耦合电容端和第一栅氧化层，所述耦合电容端和第一栅氧化层均设置在所述第一N型阱上，所述第一浮栅设置在所述第一栅氧化层上；PMOS晶体管，其用作所述EEPROM的隧道管和读出管；其包括第二浮栅、P+源极掺杂区、P+漏极掺杂区、N+衬底掺杂区和第二栅氧化层；所述P+源极掺杂区、P+漏极掺杂区、N+衬底掺杂区和第二栅氧化层均设置在所述第二N型阱上，所述第二浮栅设置在第二栅氧化层上；所述第二浮栅通过浮栅导电连接所述第一浮栅。

【技术特征摘要】
1.一种基于标准CMOS工艺的单层多晶结构EEPROM，其特征在于：包括，P型硅基材；第一N型阱，其设置在所述P型硅基材上；第二N型阱，其设置在所述P型硅基材上；耦合电容管，其包括第一浮栅、耦合电容端和第一栅氧化层，所述耦合电容端和第一栅氧化层均设置在所述第一N型阱上，所述第一浮栅设置在所述第一栅氧化层上；PMOS晶体管，其用作所述EEPROM的隧道管和读出管；其包括第二浮栅、P+源极掺杂区、P+漏极掺杂区、N+衬底掺杂区和第二栅氧化层；所述P+源极掺杂区、P+漏极掺杂区、N+衬底掺杂区和第二栅氧化层均设置在所述第二N型阱上，所述第二浮栅设置在第二栅氧化层上；所述第二浮栅通过浮栅导电连接所述第一浮栅。2.如权利要求1所述的基于标准CMOS工艺的单层多晶结构EEPROM，其特征在于：所述耦合电容管为PMOS晶体管，其包括均设置在所述第一N型阱上的N+掺...

【专利技术属性】
技术研发人员：齐敏，孙泉，宋培滢，
申请(专利权)人：江苏集萃微纳自动化系统与装备技术研究所有限公司，
类型：发明
国别省市：江苏,32