一种三维铁电存储器及其制作方法技术

本发明专利技术提供了一种三维铁电存储器及其制作方法，包括提供衬底；在衬底表面形成堆叠层以及贯穿堆叠层的沟道孔，堆叠层包括多层交替排布的氧化硅层和氮化硅层；在沟道孔侧壁形成铁电存储层、第一缓冲层、第二缓冲层和填充层，铁电存储层的材料为氧化铪或掺杂的氧化铪；去除氮化硅层，并在氮化硅层所在的区域形成栅极层。由于铁电存储层的材料为氧化铪或掺杂的氧化铪，与传统的钙钛矿相比，氧化铪的制作工艺可以与现有的半导体制作工艺尤其是三维存储器的制作工艺兼容，因此，可以使得铁电存储器的应用范围得到扩大。并且，由于氧化铪材料可以进行保型性良好的三维淀积，因此，缩小三维存储器的面积，提升三维铁电存储器的存储密度。

【技术实现步骤摘要】
一种三维铁电存储器及其制作方法
本专利技术涉及存储器
，更具体地说，涉及一种三维铁电存储器及其制作方法。
技术介绍
铁电存储器(FRAM)是利用铁电材料在外电场作用下的铁电效应来进行信息存储的。由于铁电存储器有近乎无限次的写入寿命，且能能够在非常低的电能需求下快速地存储，因此，有望在消费领域的小型设备中得到广泛地应用。但是，长期以来铁电存储器的发展较为缓慢，这是因为传统的铁电存储器采用的铁电材料为钙钛矿，而钙钛矿薄膜的制作工艺不能与传统的半导体制作工艺兼容，因此，限制了铁电存储器的发展。并且，由于钙钛矿薄膜的厚度不能有效减薄，生长过程无法进行保型性很好的三维淀积，所以，导致铁电存储器无法进行有效微缩，芯片面积无法有效缩小，进而导致铁电存储器长期以来局限于特定的市场，无法进入主流半导体市场。
技术实现思路
有鉴于此，本专利技术提供了一种三维铁电存储器及其制作方法，以解决现有的铁电存储器无法与传统的半导体制作工艺兼容，无法进行有效微缩、芯片面积无法有效缩小的问题。为实现上述目的，本专利技术提供如下技术方案：一种三维铁电存储器的制作方法，包括：提供衬底；在所述衬底表面形成堆叠层以及贯穿所述堆叠层的沟道孔，所述堆叠层包括多层交替排布的氧化硅层和氮化硅层；在所述沟道孔侧壁形成铁电存储层、第一缓冲层、第二缓冲层和填充层，所述铁电存储层的材料为氧化铪或掺杂的氧化铪；去除所述氮化硅层，并在所述氮化硅层所在的区域形成栅极层。可选地，在所述沟道孔侧壁形成铁电存储层、第一缓冲层、第二缓冲层和填充层之前，还包括：在所述沟道孔底部形成下电极。可选地，在所述沟道孔侧壁形成铁电存储层、第一缓冲层、第二缓冲层和填充层包括：在所述沟道孔的侧壁上依次形成铁电存储层和第一缓冲层；去除所述下电极表面的所述铁电存储层和所述第一缓冲层，暴露出所述下电极；在所述沟道孔的侧壁上形成第二缓冲层；在所述沟道孔内形成填充层，以填满所述沟道孔。可选地，所述掺杂的氧化铪包括掺杂铝、硅、二氧化硅、氮、锆、镧、钆或钇的氧化铪。一种三维铁电存储器，包括衬底、位于所述衬底表面的堆叠层、贯穿所述堆叠层的沟道孔以及位于所述沟道孔内的功能层；所述堆叠层包括多层交替排布的氧化硅层和栅极层；所述功能层包括依次位于所述沟道孔侧壁上的铁电存储层、第一缓冲层、第二缓冲层和填充层，所述铁电存储层的材料为氧化铪或掺杂的氧化铪。可选地，还包括位于所述沟道孔底部的下电极。可选地，所述掺杂的氧化铪包括掺杂铝、硅、二氧化硅、氮、锆、镧、钆或钇的氧化铪。与现有技术相比，本专利技术所提供的技术方案具有以下优点：本专利技术提供的三维铁电存储器及其制作方法，铁电存储层的材料为氧化铪或掺杂的氧化铪，与传统的钙钛矿相比，氧化铪的制作工艺可以与现有的半导体制作工艺尤其是三维存储器的制作工艺兼容，因此，可以对本专利技术实施例提供的三维铁电存储器进行大规模量产，使得铁电存储器的应用范围得到扩大。并且，由于氧化铪材料可以进行保型性良好的三维淀积，因此，采用氧化铪材料制作的铁电存储器可以进行有效微缩，堆叠层数可以不断增加，从而可以持续提升三维铁电存储器的存储密度，进一步扩大三维铁电存储器的应用范围。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本专利技术实施例提供的三维铁电存储器的制作方法流程图；图2至图14为本专利技术实施例提供的三维铁电存储器的制作流程示意图。具体实施方式以上是本专利技术的核心思想，为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术实施例提供了一种三维铁电存储器的制作方法，如图1所示，包括：S101：提供衬底；S102：在衬底表面形成堆叠层以及贯穿堆叠层的沟道孔，堆叠层包括多层交替排布的氧化硅层和氮化硅层；S103：在沟道孔侧壁形成铁电存储层、第一缓冲层、第二缓冲层和填充层，铁电存储层的材料为氧化铪或掺杂的氧化铪；S104：去除氮化硅层，并在氮化硅层所在的区域形成栅极层。由于铁电存储层的材料为氧化铪或掺杂的氧化铪，与传统的钙钛矿相比，氧化铪的制作工艺可以与现有的半导体制作工艺尤其是三维存储器的制作工艺兼容，因此，可以对本专利技术实施例提供的三维铁电存储器进行大规模量产，使得铁电存储器的应用范围得到扩大。并且，由于氧化铪材料可以进行保型性良好的三维淀积，因此，采用氧化铪材料制作的铁电存储器可以进行有效微缩，即可以缩小三维存储器的芯片面积，堆叠层数可以不断增加，从而可以持续提升三维铁电存储器的存储密度，进一步扩大三维铁电存储器的应用范围。本专利技术实施例中，在沟道孔侧壁形成铁电存储层、第一缓冲层、第二缓冲层和填充层之前，还包括：在沟道孔底部形成下电极。本专利技术实施例中，在沟道孔侧壁形成铁电存储层、第一缓冲层、第二缓冲层和填充层包括：在沟道孔的侧壁上依次形成铁电存储层和第一缓冲层；去除下电极表面的铁电存储层和第一缓冲层，以暴露出下电极；在沟道孔的侧壁上形成第二缓冲层；在沟道孔内形成填充层，以填满沟道孔。下面结合图2至图14所示的结构，对本专利技术实施例提供的三维铁电存储器的制作过程进行详细说明。首先提供衬底1，该衬底1为半导体衬底，具体为硅衬底。对衬底1进行清洗后，如图2所示，在衬底1表面形成堆叠层2，堆叠层2包括多层交替排布的氧化硅层20和氮化硅层21。其中，可以根据实际需要设定氧化硅层20和氮化硅层21的层数。可选地，氧化硅层20和氮化硅层21的层数范围是1-128，如可以是16层、32层、48层、64层、96层或128层等。可选地，可以通过CVD(ChemicalVaporDeposition，化学气相沉积)工艺形成氧化硅层20和氮化硅层21。需要说明的是，本专利技术实施例中的氮化硅层21包括但不仅限于Si3N4层，氧化硅层20包括但不仅限于SiO2层。之后，如图3所示，采用光刻工艺对堆叠层2进行刻蚀，形成贯穿堆叠层2并延伸至衬底1的截面为矩形或近似矩形的沟道孔3。之后，如图4所示，采用选择性外延生长工艺在沟道孔3底部形成下电极30，该下电极30为具有一定厚度的硅外延层。之后，采用ALD(Atomiclayerdeposition，原子层沉积)生长方式在沟道孔3侧壁以及下电极30表面形成铁电存储层31，如图5所示。其中，该铁电存储层31的材料为氧化铪或掺杂的氧化铪，具体为HfO2或掺杂的HfO2。可选地，掺杂的氧化铪包括掺杂铝(AL)、二氧化硅(SiO2)、硅(Si)、锆(Zr)、钇(Y)、氮(N)、钆(Gd)、镧(La)等元素的氧化铪，即掺杂铝(AL)、二氧化硅(SiO2)、硅(Si)、锆(Zr)、钇(Y)、氮(N)、钆(Gd)、镧(La)等元素的HfO2。当然，本专利技术并不仅限于此，在其他实施例中，还可以采用掺杂其他材料的HfO2。然后，如图6所示，同本文档来自技高网...

【技术保护点】
1.一种三维铁电存储器的制作方法，其特征在于，包括：提供衬底；在所述衬底表面形成堆叠层以及贯穿所述堆叠层的沟道孔，所述堆叠层包括多层交替排布的氧化硅层和氮化硅层；在所述沟道孔侧壁形成铁电存储层、第一缓冲层、第二缓冲层和填充层，所述铁电存储层的材料为氧化铪或掺杂的氧化铪；去除所述氮化硅层，并在所述氮化硅层所在的区域形成栅极层。

【技术特征摘要】
1.一种三维铁电存储器的制作方法，其特征在于，包括：提供衬底；在所述衬底表面形成堆叠层以及贯穿所述堆叠层的沟道孔，所述堆叠层包括多层交替排布的氧化硅层和氮化硅层；在所述沟道孔侧壁形成铁电存储层、第一缓冲层、第二缓冲层和填充层，所述铁电存储层的材料为氧化铪或掺杂的氧化铪；去除所述氮化硅层，并在所述氮化硅层所在的区域形成栅极层。2.根据权利要求1所述的方法，其特征在于，在所述沟道孔侧壁形成铁电存储层、第一缓冲层、第二缓冲层和填充层之前，还包括：在所述沟道孔底部形成下电极。3.根据权利要求2所述的方法，其特征在于，在所述沟道孔侧壁形成铁电存储层、第一缓冲层、第二缓冲层和填充层包括：在所述沟道孔的侧壁上依次形成铁电存储层和第一缓冲层；去除所述下电极表面的所述铁电存储层和所述第一缓冲层，暴露出...

【专利技术属性】
技术研发人员：李春龙，霍宗亮，叶甜春，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11