带有释放的源极和漏极的半导体装置制造方法及图纸

实施例大体上针对带有释放的源极和漏极的半导体装置。方法的实施例包括：蚀刻半导体装置的缓冲层，以在装置的沟道层的栅极沟道部分的底下形成栅极沟槽；用氧化物材料填充栅极沟槽，以形成氧化物隔离层；在装置的源极和漏极区的层间介电（ILD）层中蚀刻一个或多个源极/漏极接触件沟槽；在一个或多个源极/漏极接触件沟槽内蚀刻氧化物隔离层，以在源极和漏极区中的源极/漏极沟道的底下形成一个或多个腔，其中，每个接触件沟槽的蚀刻将使源极/漏极沟道的所有侧面都暴露；以及使接触件金属沉积于一个或多个接触件沟槽中，包括使接触件金属沉积于源极/漏极沟道底下的腔中。

Semiconductor device with release source and drain

The embodiments are generally directed at semiconductor devices with release sources and drains. The embodiments of the method include: etching the buffer layer of a semiconductor device to form a gate groove under the gate groove portion of the channel layer of the device; filling the gate groove with oxide material to form an oxide isolation layer; etching one or more source/drain contact grooves in the interlayer dielectric (ILD) layer of the source and drain region of the device; and etching one or more source/drain contact grooves in one or more source/drain regions. The oxide isolation layer is etched in the groove of the polar contactor to form one or more cavities under the source/drain groove in the source and drain regions, in which the etching of each contact groove will expose all sides of the source/drain groove, and to deposit the metal of the contactor in one or more contact grooves, including depositing the metal of the contactor at the bottom of the source/drain groove. In the lower cavity.

【技术实现步骤摘要】
【国外来华专利技术】带有释放的源极和漏极的半导体装置
本文中所描述的实施例通常涉及半导体装置的领域，且更具体地，涉及带有释放的（released）源极和漏极的半导体装置。
技术介绍
将集成电路中的特征定标（scaling）为越来越小的大小延续为半导体设计和制备的基本要素，其中构件的密度持续上升。尤其，在半导体设计中，继续需要减小晶体管大小。然而，随着晶体管特征大小减小为越来越小的尺寸，外电阻成为装置操作中的主导因素，且可能严重地限制晶体管性能。在最近的晶体管技术中，外电阻可能占总装置电阻的一半以上，其中外电阻随栅极间距和晶体管密度定标而不良地定标，主要因为随着装置大小的减小，源极/漏极中的金属半导体接触件的物理大小/面积迅速地减小。附图说明在附图的图中，在此描述的实施例通过示例的方式而非通过限制的方式来图示，在附图中，同样的参考标号指类似的元件。图1图示根据实施例的包括形成在衬底上的多个鳍的装置的透视图；图2图示根据实施例的在浅沟槽隔离（STI）层形成于衬底和鳍的顶部上之后的装置的透视图；图3图示根据实施例的在鳍被凹陷以形成沟槽之后的装置的透视图；图4图示根据实施例的在多层式堆叠件形成于沟槽中之后的装置的透视图；图5图示根据实施例的在盖层被抛光成与STI层相同的高度之后的装置的透视图；图6图示根据实施例的在STI层被凹陷以使多层式堆叠件内的沟道层暴露之后的装置的透视图；图7图示根据实施例的在牺牲栅极电极和侧壁间隔物形成遍于盖层和STI层上之后的装置的透视图；图8是根据实施例的半导体装置的图示；图9A-9C图示根据实施例的在介电材料被涂敷之后的装置的视图；图10A-10C图示根据实施例的继去除牺牲栅极电极和虚设氧化物之后的装置的视图；图11A-11C图示继蚀刻副鳍层之后的装置的视图；图12A-12C图示根据实施例的带有副鳍氧化物层的装置的视图；图13A-13C图示根据实施例的带有栅极电极以及源极和漏极沟槽的装置的视图；图14A-14C图示根据实施例的带有副鳍腔的装置的视图；图15A-15C图示根据实施例的带有释放的源极和漏极的装置的视图；图16A和图16B是图示根据实施例用于制备带有释放的源极/漏极的半导体装置的过程的流程图；以及图17是根据实施例的包括半导体元件的设备或系统的实施例的图示。具体实施方式本文中所描述的实施例大体上针对带有释放的源极和漏极的半导体装置。出于本描述的目的：“三栅极晶体管”指具有包括从鳍结构中的表面突出的沟道的非平面型晶体管，其中鳍的三个侧面与重叠的栅极接触。晶体管可以被称为FinFET或鳍式场效应晶体管。在半导体晶体管制备中，III-VInGaAs（砷化铟镓，其中，铟和镓是第III族元素，并且，砷化物是第V族元素）晶体管是提供定标为较小尺寸的优点的技术。然而，对于很可能在越来越紧密栅极间距的电路布局中实现的高度定标的晶体管（尤其包括III-VInGaAs晶体管），外电阻的瓶颈很成问题并且能够大大地降低装置性能。在一些实施例中，在带有副鳍氧化物隔离的双层式鳍结构中，提供“环绕式”释放的源极/漏极接触件金属结构，接触件金属结构提供缓解外电阻问题的手段。在一些实施例中，下文的元件通过设备或过程而提供：（1）包括带有在硅衬底上的ART（纵横比捕获）沟槽中增长的牺牲副鳍层的InGaAs鳍的设备。（2）包括氧化物副鳍层的半导体装置。（3）包括环绕源极/漏极的金属接触件的半导体。在一些实施例中，源极/漏极接触件的表面面积通过使环绕式金属接触件一体化而增大。以此方式，接触件面积增大，而不使栅极间距定标受到妥协，并且，标准ALD/CVD（原子层沉积/化学汽相沉积）金属沉积过程仍然可以用于形成接触件。在一些实施例中，外电阻在无需必须改变接触件材料的物理组成的情况下被减小。图1图示根据实施例的包括形成于衬底上的多个鳍的装置的透视图。如图1中所图示的，图示带有多个鳍101的衬底100。如本领域技术人员所理解的，形成于衬底100上的鳍101的数量能够调整为适当的数量。在实施例中，鳍101使用蚀刻过程来形成。图案化的蚀刻掩模放置于衬底100上。此后，衬底100被蚀刻，并且，衬底的受掩模保护的部分形成鳍101。蚀刻掩模然后被去除。在实施例中，衬底100可以由任何适当的材料形成。在实施例中，衬底100可以是使用块体硅或绝缘体上硅（SOI）子结构来形成的晶体衬底。在其它实施例中，半导体衬底100可以使用备选的材料（其可能或可能不与硅组合）来形成。这样的材料可以包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓或第III-V族或第IV族材料的其它组合。在另一实施例中，衬底100包含锗衬底、绝缘体上锗（germanium-on-insulator）衬底（GeOI）或空无上锗（germanium-on-nothing）衬底（GeON）。虽然在此描述可以从其中形成衬底100的材料的一些示例，但可以利用可充当在其上可以构建半导体装置的基底的任何材料。在实施例中，鳍101由与衬底100相同的材料形成。在实施例中，鳍101是高纵横比的鳍。在实施例中，高纵横比的鳍可以具有2:1或更大的高度与宽度之比。附加的实施例可以包括具有10:1或更大的高度与宽度之比的鳍101。在实施例中，鳍101的宽度WF选取为具有与随后将被形成且在下文中更详细地解释的纳米线沟道的期望宽度基本上相等的宽度。通过示例方式，鳍101的宽度WF可以在10-20nm（纳米）之间。图2图示根据实施例的在浅沟槽隔离（STI）层形成于衬底和鳍的顶部上之后的装置的透视图。如图2中所示出的，浅沟槽隔离（STI）层102可以形成遍于衬底100和鳍101的顶面上。在实施例中，任何适当的沉积过程（诸如，化学汽相沉积（CVD）过程）都能够用于使STI层沉积遍于衬底100和鳍101上。STI层可以沉积到比鳍101的顶面更高的高度。然后，如图2中所示出的，STI层102被平面化，以使鳍101的顶面暴露。例如，STI层102可以利用化学-机械抛光（CMP）操作来被平面化。在实施例中，STI层102可以由任何适当的绝缘材料形成。例如，STI层102可以是氧化物（诸如，氧化硅）。根据附加的实施例，STI层102可以包括多种介电材料。例如，第一介电材料可以是共形材料，并且第二介电材料可以是填充材料。图3图示根据实施例的在鳍凹陷以形成沟槽之后的装置的透视图。如图3中所示出的，鳍101可以被去除，以形成沟槽103。鳍101可以通过任何已知的蚀刻技术（包括但不限于干法蚀刻、湿法蚀刻或这些技术的组合）而被去除。在实施例中，沟槽103是纵横比捕获（ART）沟槽。如本文中所使用的，ART通常指引起缺陷（defect）而终止于非晶体（例如，介电侧壁）处的缺陷捕获技术，其中侧壁相对于增长区域的大小而足够高，以便于捕获大部分（即使并非全部）的缺陷。ART利用高纵横比的开口（诸如，沟槽或孔）来捕获位错，从而防止位错到达外延表面，且大大地减小ART开口内的表面位错密度。根据实施例，鳍101在蚀刻操作的期间未被完全地去除。在这样的实施例中，鳍101的残余材料可能残存于沟槽103的底部处。在一个实施例中，沟槽103的底部部分103a可以具有{111}小平面（faceting），这可以促进III-本文档来自技高网...

【技术保护点】
1.一种用于制备半导体装置的方法，包含：蚀刻半导体装置的缓冲层，以在所述半导体装置的沟道层的栅极沟道部分的底下形成栅极沟槽；用氧化物材料填充所述栅极沟槽，以形成氧化物隔离层；在所述半导体装置的源极和漏极区的层间介电（ILD）层中蚀刻一个或多个源极/漏极接触件沟槽；在所述一个或多个源极/漏极接触件沟槽内蚀刻所述氧化物隔离层，以在所述源极和漏极区中的源极/漏极沟道的底下形成一个或多个腔，其中，每个源极/漏极接触件沟槽的所述蚀刻将使所述源极/漏极沟道的所有侧面都暴露；以及使接触件金属沉积于所述一个或多个源极/漏极接触件沟槽中，包括使所述接触件金属沉积于所述源极/漏极沟道的底下的所述一个或多个腔中。

【技术特征摘要】
【国外来华专利技术】1.一种用于制备半导体装置的方法，包含：蚀刻半导体装置的缓冲层，以在所述半导体装置的沟道层的栅极沟道部分的底下形成栅极沟槽；用氧化物材料填充所述栅极沟槽，以形成氧化物隔离层；在所述半导体装置的源极和漏极区的层间介电（ILD）层中蚀刻一个或多个源极/漏极接触件沟槽；在所述一个或多个源极/漏极接触件沟槽内蚀刻所述氧化物隔离层，以在所述源极和漏极区中的源极/漏极沟道的底下形成一个或多个腔，其中，每个源极/漏极接触件沟槽的所述蚀刻将使所述源极/漏极沟道的所有侧面都暴露；以及使接触件金属沉积于所述一个或多个源极/漏极接触件沟槽中，包括使所述接触件金属沉积于所述源极/漏极沟道的底下的所述一个或多个腔中。2.根据权利要求1所述的方法，其中，所述接触件金属围绕所述源极/漏极沟道形成一个或多个环绕式接触件结构。3.根据权利要求1所述的方法，还包含：涂敷牺牲栅极电极和氧化物层，以形成所述半导体装置的栅极腔；以及将层间介电（ILD）层形成遍于所述沟道层的不属于所述栅极区内的部分上。4.根据权利要求3所述的方法，还包含将介电衬垫和金属栅极材料涂敷到所述栅极腔。5.根据权利要求4所述的方法，还包含使侧壁间隔物沿着所述牺牲栅极电极的侧壁沉积，以在所述侧壁间隔物之间形成所述栅极区。6.根据权利要求1所述的方法，其中，所述缓冲层是第一III-V半导体材料，并且所述沟道层是第二III-V半导体材料。7.根据权利要求6所述的方法，其中，所述沟道层包含砷化铟镓（InGaAs）。8.根据权利要求6所述的方法，其中，所述缓冲层包含砷化镓（GaAs）。9.根据权利要求1所述的方法，其中，在所述ILD中蚀刻所述一个或多个源极/漏极接触件沟槽包括使用高度地各向异性的等离子体蚀刻剂来蚀刻。10.根据权利要求1所述的方法，其中，在所述源极/漏极接触件沟槽的下方蚀刻所述氧化物隔离层，以在所述源极/漏极沟道层的底下形成所述一个或多个腔包括各向同性氧化物蚀刻或干法蚀刻。11...

【专利技术属性】
技术研发人员：W拉克马迪，SK加德纳，CS莫哈帕特拉，MV梅茨，G德韦，ST马，JT卡瓦利罗斯，AS墨菲，T加尼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US