半导体器件及形成方法技术

本发明专利技术提供了一种半导体结构的形成方法，包括：提供基底，基底上形成有栅极结构，栅极结构两侧的基底中形成有源漏掺杂区，栅极结构露出的基底上形成有第一介质层；在基底和第一介质层上沉积一金属层，并退火，然后去除金属层；在第一介质层顶部以及栅极结构顶部上形成第二介质层；形成贯穿第一介质层和第二介质层的第一通孔，第一通孔底部露出源漏掺杂区；形成贯穿第二介质层的第二通孔，第二通孔底部露出栅极结构顶部；在第一通孔中形成与源漏掺杂区电连接的第一接触孔插塞；在第二通孔中形成与栅极结构电连接的第二接触孔插塞。根据本发明专利技术形成的半导体结构的电学性能得到了提高。

Semiconductor Devices and Formation Methods

The invention provides a method for forming a semiconductor structure, which includes: providing a base, forming a gate structure on the base, forming an active drain doping zone in the base on both sides of the grid structure, forming a first dielectric layer on the base exposed by the grid structure, depositing a metal layer on the base and the first dielectric layer, annealing, and then removing the metal layer; and at the top of the first dielectric layer and the gate. A second dielectric layer is formed on the top of the electrode structure; a first through hole is formed through the first dielectric layer and the second dielectric layer, and a source-drain doping zone is exposed at the bottom of the first through hole; a second through hole is formed through the second dielectric layer, and the top of the gate structure is exposed at the bottom of the second through hole; a first contact plug is formed in the first through hole, which is electrically connected with the source-drain doping zone; and a gate is formed in the second through hole. The second contact hole plug of the structural electrical connection. The electrical performance of the semiconductor structure formed according to the present invention has been improved.

【技术实现步骤摘要】
半导体器件及形成方法
本专利技术涉及半导体制造
，特别涉及一种半导体结构及其形成方法。
技术介绍
随着半导体技术的飞速发展，半导体结构的特征尺寸不断缩小，使得集成电路的集成度越来越高，这对器件的性能也提出了更高的要求。目前，随着金属-氧化物半导体场效应晶体管(MOSFET)的尺寸不断变小。为了适应工艺节点的减小，只能不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度、增加MOSFET场效应管的开关速度等优势。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阀值漏电现象，即短沟道效应(SCE：short-channeleffects)成为一个至关重要的技术问题。因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET具有很好的沟道控制能力。然而，现有技术形成的半导体结构的电学性能有待提高。
技术实现思路
为了解决上述现有技术中存在的问题，本专利技术提出了一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底中形成有源漏掺杂区，所述栅极结构露出的基底上形成有第一介质层；在所述基底和所述第一介质层上沉积一金属层，并退火，然后去除所述金属层；在所述第一介质层顶部以及所述栅极结构顶部上形成第二介质层；形成贯穿所述第一介质层和第二介质层的第一通孔，所述第一通孔底部露出所述源漏掺杂区；形成贯穿所述第二介质层的第二通孔，所述第二通孔底部露出所述栅极结构顶部；在所述第一通孔中形成与所述源漏掺杂区电连接的第一接触孔插塞；在所述第二通孔中形成与所述栅极结构电连接的第二接触孔插塞。根据本专利技术一个方面的半导体结构的形成方法，其特征在于，所述第一接触孔插塞的材料为W；所述第二接触孔插塞的材料为W。根据本专利技术一个方面的半导体结构的形成方法，其特征在于，所述金属层的材料包括Ti。根据本专利技术一个方面的半导体结构的形成方法，其特征在于，形成所述第二通孔的步骤包括：形成填充满所述第一通孔的牺牲层，且所述牺牲层还位于第二介质层顶部上；在所述牺牲层上形成图形层，所述图形层露出位于所述栅极结构上的牺牲层顶部；以所述图形层为掩膜，刻蚀位于所述栅极结构上的牺牲层以及第二介质层，形成所述第二通孔；形成所述第二通孔之后，去除所述牺牲层和图形层。根据本专利技术一个方面的半导体结构的形成方法，其特征在于，去除所述牺牲层和图形层的工艺包括灰化工艺或者湿法工艺。如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅极结构之后，形成所述第二介质层之前，在所述栅极结构顶部上还形成盖帽层，所述形成盖帽层的方法还包括：在形成所述第一介质层之后，刻蚀去除部分厚度的栅极结构；在所述第一介质层上以及刻蚀后的栅极结构顶部上形成初始盖帽层，所述初始盖帽层顶部高于所述第一介质层顶部；去除高于所述第一介质层顶部的初始盖帽层，形成所述盖帽层。根据本专利技术一个方面的半导体结构的形成方法，其特征在于，形成所述第二通孔的步骤包括：以所述盖帽层为刻蚀停止层，形成贯穿所述第二介质层的第二通孔，所述第二通孔露出所述盖帽层；去除所述第二通孔露出的所述盖帽层。根据本专利技术一个方面的半导体结构的形成方法，其特征在于，所述盖帽层的最大厚度为2-20纳米。根据本专利技术一个方面的半导体结构的形成方法，其特征在于，形成所述第一接触孔插塞和第二接触孔插塞的步骤包括：在所述第一通孔底部和侧壁、第二通孔底部和侧壁形成粘附层；形成所述粘附层之后，形成填充满所述第一通孔以及第二通孔的金属膜，所述金属膜顶部高于所述第二介质层顶部；对所述金属膜进行平坦化处理，去除高于所述第二介质层顶部的金属膜，形成所述第一接触孔插塞和所述第二接触孔插塞。根据本专利技术一个方面的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述基底包括衬底以及位于衬底上的多个分立的鳍部；所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分侧壁和顶部；所述源漏掺杂区位于所述栅极结构两侧的鳍部内。根据本专利技术一个方面的半导体结构的形成方法，其特征在于，所述栅极结构中含有金属W层。根据本专利技术一个方面的半导体结构的形成方法，其特征在于，去除所述金属层采用的是湿法腐蚀或者干法刻蚀中的一种。根据本专利技术一个方面的半导体结构的形成方法，其特征在于，所述退火采用的是激光退火。根据本专利技术一个方面的半导体结构的形成方法，其特征在于，所述激光退火采用的辐射通量在0.5到1焦耳/平方厘米，持续20纳秒以上。本专利技术还提出了一种半导体器件，其特征在于，采用如上述半导体结构的形成方法制成。本专利技术形成的半导体结构的有效提高了半导体器件的电学性能。附图说明图1至图10是一种半导体结构形成方法各步骤对应的结构示意图；图11至图21是本专利技术半导体结构一实施例形成方法各步骤对应的结构示意图。其中，附图标记说明如下：衬底100鳍部110源漏掺杂区130第一介质层140栅极结构150开口160栅极盖帽层161第二介质层170金属层和金属化合物层171第一通孔180第二通孔181第一接触孔插塞182第二接触孔插塞183掩膜层190图形化的掩膜层191衬底200金属层201鳍部210源漏掺杂区230第一介质层240栅极结构250开口260栅极盖帽层261第二介质层270金属层和金属化合物层271第一通孔280第二通孔281第一接触孔插塞282第二接触孔插塞283掩膜层290图形化的掩膜层291具体实施方式以下参考附图具体说明本专利技术的实施方式。本领域的技术人员可以由本说明书所揭露的实施方式了解本专利技术的功能及优点。需要说明的是，说明书附图中所绘示的结构、比例、大小等，均仅用以配合说明书的文字内容，供阅读者了解本专利技术，并非用以限定本专利技术可实施的条件。任何结构、大小的细微调整以及比例关系的改变，在不影响本专利技术所能产生的功效及所能达成的目的的条件下，当亦视为本专利技术可实施的范畴，并且仍落在本专利技术所能涵盖的范围内。参考图1，首先提供衬底100。衬底100可以是例如体硅、绝缘层上硅(SOI)、体锗、绝缘层上锗(GeOI)、SiGe、GaAs、GaN、InSb、InAs等类型。所述衬底100上具有多个分立的鳍部110；所述鳍部110上形成有栅极结构150，所述栅极结构150两侧的鳍部110中形成有源漏掺杂区130，所述栅极结构150旁形成有第一介质层140。第一介质层140的材料可以是例如二氧化硅等绝缘材料。所述衬底100包括用于形成PMOS器件的第一区域I和用于形成NMOS器件的第二区域II。所述栅极结构150可以是叠层结构，例如包括：栅介质层、位于栅介质层上的阻挡层、位于阻挡层上的功函数层、以及位于功函数层上的栅电极层。在一个实施例中，栅极结构150包含金属W层。在金属W层的形成过程中使用氟化物，例如WF6作为前驱物，因而栅极结构150中含有氟离子。参考图2，去除部分厚度的所述栅极结构150，形成开口160，所述开口160位于剩余的栅极结构150上。参考图3，形成填充所述开口160(参考图2)的栅极盖帽层161。栅极盖帽层161可以使用本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底中形成有源漏掺杂区，所述栅极结构旁形成有第一介质层；在所述栅极结构和所述第一介质层上沉积一金属层，并退火，然后去除所述金属层；在所述第一介质层顶部以及所述栅极结构顶部上形成第二介质层；形成贯穿所述第一介质层和第二介质层的第一通孔，所述第一通孔底部露出所述源漏掺杂区；形成贯穿所述第二介质层的第二通孔，所述第二通孔底部露出所述栅极结构顶部；在所述第一通孔中形成与所述源漏掺杂区电连接的第一接触孔插塞；在所述第二通孔中形成与所述栅极结构电连接的第二接触孔插塞。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底中形成有源漏掺杂区，所述栅极结构旁形成有第一介质层；在所述栅极结构和所述第一介质层上沉积一金属层，并退火，然后去除所述金属层；在所述第一介质层顶部以及所述栅极结构顶部上形成第二介质层；形成贯穿所述第一介质层和第二介质层的第一通孔，所述第一通孔底部露出所述源漏掺杂区；形成贯穿所述第二介质层的第二通孔，所述第二通孔底部露出所述栅极结构顶部；在所述第一通孔中形成与所述源漏掺杂区电连接的第一接触孔插塞；在所述第二通孔中形成与所述栅极结构电连接的第二接触孔插塞。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一接触孔插塞的材料为W；所述第二接触孔插塞的材料为W。3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属层的材料包括Ti。4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二通孔的步骤包括：形成填充满所述第一通孔的牺牲层，且所述牺牲层还位于第二介质层顶部上；在所述牺牲层上形成图形层，所述图形层露出位于所述栅极结构上的牺牲层顶部；以所述图形层为掩膜，刻蚀位于所述栅极结构上的牺牲层以及第二介质层，形成所述第二通孔；形成所述第二通孔之后，去除所述牺牲层和图形层。5.如权利要求4所述的半导体结构的形成方法，其特征在于，去除所述牺牲层和图形层的工艺包括灰化工艺或者湿法工艺。6.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括形成盖帽层的步骤，包括：在形成所述第一介质层之后，沉积所述金属层之前，刻蚀去除部分厚度的栅极结构；去除所述金属层之后，在所述第一介质层上以及刻蚀后的栅极结构顶部上形成初始盖帽层，所述初始盖帽层顶部高于所述第一介质层顶部；去除高于所述第一介质层顶部的...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造天津有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：天津,12