半导体器件及其制作方法技术

本发明专利技术提供了一种半导体器件及其制作方法。在所述半导体器件中，隔离层至少覆盖第一开孔的侧面，一方面，隔离层在干法刻蚀以暴露第一金属层和第二金属层的工艺中，防止过刻蚀反溅的第一金属层和第二金属层扩散到第一衬底；另一方面，隔离层作为阻挡层，防止互连层扩散到第一衬底中。进一步的，隔离层包含氮化硅层，氮化硅层比较致密，有利于防止金属层例如是铜反溅扩散到第一衬底的侧壁。再进一步的，隔离层还包括第一氧化硅层和第二氧化硅层，第二氧化硅层用以保护氮化硅层不被刻蚀消耗；第一氧化硅层，用于提高氮化硅层和第一衬底之间的粘合力，同时缓解氮化硅层的应力，防止由于氮化硅层应力过大可能导致的晶圆上的芯片断裂。

Semiconductor devices and their fabrication methods

The invention provides a semiconductor device and a manufacturing method thereof. In the semiconductor device, the isolation layer covers at least the side of the first opening. On the one hand, in the process of dry etching to expose the first metal layer and the second metal layer, the isolation layer prevents the first metal layer and the second metal layer from spreading to the first substrate, while on the other hand, the isolation layer acts as a barrier layer to prevent the interconnection layer from spreading to the first substrate. Furthermore, the isolation layer contains a silicon nitride layer, which is relatively compact, and is conducive to preventing the metal layer, such as copper sputtering, from diffusing to the side wall of the first substrate. Furthermore, the isolation layer also includes the first and second silicon oxide layers, which are used to protect the silicon nitride layer from etching consumption; the first silicon oxide layer is used to improve the adhesion between the silicon nitride layer and the first substrate, while alleviating the stress of the silicon nitride layer and preventing chip breakage on the wafer due to excessive stress of the silicon nitride layer.

【技术实现步骤摘要】
半导体器件及其制作方法
本专利技术属于集成电路制造
，具体涉及半导体器件及其制作方法。
技术介绍
TSV(ThroughSiliconVia，硅通孔)技术是通过在芯片与芯片之间，晶圆和晶圆之间制造垂直导通，实现芯片之间互连的新技术，其能在三维方向使得堆叠密度更大。TSV技术中常采用一种由三个纵向相通的开孔组合形成的TSV嵌套孔结构，通过TSV嵌套孔分别连接两晶圆的金属层实现互连，这种TSV嵌套孔结构能在很大程度上满足了键合后的金属互连的需求。但是，专利技术人发现，这种TSV嵌套孔结构在实际应用中的局限性也日益突出。具体而言，第一开孔贯穿第一晶圆的第一衬底，并位于两晶圆的金属层上方，第二开孔位于第二晶圆的第二金属层的上方，在执行干法刻蚀以暴露第一金属层和第二金属层的工艺过程中，如果不进行一定程度的过刻蚀，容易导致第一金属层和第二金属层暴露不充分，但如果进行过刻蚀，容易存在金属反溅到第一衬底，进而导致金属扩散污染第一晶圆。
技术实现思路
本专利技术的目的在于解决金属扩散污染晶圆的问题。为解决上述技术问题，本专利技术提供半导体器件，包括：第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底正面上的第一介质层和嵌设于所述第一介质层中的第一金属层，所述第二晶圆包括第二衬底、位于所述第二衬底正面上的第二介质层和嵌设于所述第二介质层中的第二金属层，所述第一介质层面向所述第二介质层；第一开孔，所述第一开孔贯穿所述第一衬底和部分所述第一介质层，所述第一开孔位于所述第一金属层和所述第二金属层上方；第二开孔，所述第二开孔贯穿所述第一晶圆和部分所述第二介质层并位于所述第二金属层上方，所述第二开孔与所述第一开孔连通；隔离层，所述隔离层至少覆盖所述第一开孔的侧面，所述隔离层包含氮化硅层；第三开孔，所述第三开孔位于所述第一开孔和所述第二开孔之间并与所述第一开孔和所述第二开孔连通，所述第三开孔的横截面宽度大于所述第二开孔的横截面宽度且小于所述第一开孔的横截面宽度，所述第三开孔暴露出所述第一金属层；互连层，所述互连层通过所述第一开孔、所述第三开孔和所述第二开孔与所述第一金属层和第二金属层电连接；以及，引出层，所述引出层与所述互连层电连接。进一步的，所述隔离层还包括第一氧化硅层，所述第一氧化硅层至少覆盖所述第一开孔的侧面，所述氮化硅层覆盖所述第一氧化硅层。进一步的，所述隔离层还包括第二氧化硅层，所述第二氧化硅层覆盖所述氮化硅层。进一步的，所述第一金属层和所述第二金属层的材质为铜或铜合金。进一步的，所述隔离层还位于所述第二开孔的侧面。进一步的，所述隔离层还覆盖所述第一衬底的背面。本专利技术还提供一种半导体器件的制作方法，包括：提供键合后的第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底正面上的第一介质层和嵌设于所述第一介质层中的第一金属层，所述第二晶圆包括第二衬底、位于所述第二衬底上的第二介质层和嵌设于所述第二介质层中的第二金属层，所述第一介质层面向所述第二介质层；形成第一开孔和第二开孔，所述第一开孔贯穿所述第一衬底和部分所述第一介质层，并位于所述第一金属层和所述第二金属层上方；所述第二开孔贯穿所述第一晶圆和部分所述第二介质层并位于所述第二金属层上方，所述第二开孔与所述第一开孔连通；执行干法刻蚀工艺，以暴露所述第一金属层和所述第二金属层并形成第三开孔，所述第三开孔位于所述第一开孔和所述第二开孔之间并与所述第一开孔和所述第二开孔连通，所述第三开孔的横截面宽度大于所述第二开孔的横截面宽度且小于所述第一开孔的横截面宽度，所述第三开孔暴露出所述第一金属层；形成互连层，所述互连层通过所述第一开孔、所述第三开孔和所述第二开孔与所述第一金属层和第二金属层电连接；以及，形成引出层，所述引出层与所述互连层电连接；所述制作方法还包括：执行干法刻蚀工艺之前形成隔离层，所述隔离层至少覆盖所述第一开孔的表面，在执行干法刻蚀工艺时去除部分所述第一开孔底面的所述隔离层。本专利技术提供半导体器件，一方面，隔离层在干法刻蚀以暴露第一金属层和第二金属层的工艺中，防止过刻蚀反溅的第一金属层和第二金属层扩散到第一衬底；另一方面，隔离层作为阻挡层，防止互连层扩散到第一衬底中。进一步的，所述隔离层包含氮化硅层，所述氮化硅层比较致密，有利于防止第一金属层和第二金属层例如是铜反溅扩散到第一衬底的侧壁。再进一步的，所述隔离层还包括第一氧化硅层和第二氧化硅层，第二氧化硅层用以保护氮化硅层不被刻蚀消耗；第一氧化硅层，致密性好，表面覆盖性好，用于提高氮化硅层和第一衬底之间的粘合力，同时缓解氮化硅层的应力，防止由于氮化硅层应力过大可能导致的晶圆上的芯片断裂。附图说明图1为一种TSV嵌套孔结构形成方法中干法刻蚀工艺暴露第一金属层和第二金属层后的剖面示意图；图2为本专利技术一实施例中隔离层覆盖第一开孔的半导体器件的剖面示意图；图3为本专利技术另一实施例中隔离层覆盖第一开孔和第二开孔的半导体器件的剖面示意图；图4为本专利技术一实施例中半导体器件的制作方法的流程图；图5为本专利技术一实施例中键合后的第一晶圆和第二晶圆的剖面示意图；图6为本专利技术一实施例中形成第一开孔后的剖面示意图；图7为本专利技术一实施例中形成第二开孔后的剖面示意图；图8为本专利技术一实施例中形成隔离层后的剖面示意图；图9为本专利技术一实施例中形成填充层后的剖面示意图；图10为本专利技术一实施例中回刻蚀填充层后的剖面示意图；图11为本专利技术一实施例中涂覆光刻胶后的剖面示意图；图12为本专利技术一实施例中图形化光刻胶后的剖面示意图；图13为本专利技术一实施例中形成第三浅槽后的剖面示意图；图14为本专利技术一实施例中去除光刻胶和填充层后的剖面示意图；图15为本专利技术一实施例中暴露第一金属层和第二金属层后的剖面示意图；图16为本专利技术一实施例中形成互连层后的剖面示意图；图17为本专利技术另一实施例中在第一开孔之后形成隔离层后的剖面示意图；图18为本专利技术另一实施例中形成第二开孔之后的剖面示意图。其中，附图标记如下：10-第一晶圆；101-第一衬底；102-第一介质层；103-第一金属层；20-第二晶圆；201-第二衬底；202-第二介质层；203-第二金属层；41-第一开孔；42-第二开孔；43-第三开孔；80-键合界面；30-第一晶圆；301-第一衬底；302-第一介质层；302a-第一介质层第一部分；302b-第一介质层第二部分；303-第一金属层；304-第一刻蚀停止层；305-钝化层；306-隔离层；306a-第一氧化硅层；306b-氮化硅层；306c-第二氧化硅层；307-互连层；308-绝缘层；309-引出层；40-第二晶圆；401-第二衬底；402-第二介质层；402a-第二介质层第一部分；402b-第二介质层第二部分；403-第二金属层；404-第二刻蚀停止层；50-键合界面；51-第一开孔；52-第二开孔；53’-第三浅槽；53-第三开孔。60-填充层；70-光刻胶。具体实施方式如背景所述，TSV嵌套孔结构能在很大程度上满足了键合后的金属互连的需求。然而，专利技术人发现，目前的TSV嵌套孔结构实现金属互连在实际应用中存在局限性。究其原因，在执行干法刻蚀以暴露第一金属层和第二金属层的工艺过程中，如果不进行一定程度的过刻蚀，容易导致第一金属层和第二金属层暴露不充分，但如果进本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底正面上的第一介质层和嵌设于所述第一介质层中的第一金属层，所述第二晶圆包括第二衬底、位于所述第二衬底正面上的第二介质层和嵌设于所述第二介质层中的第二金属层，所述第一介质层面向所述第二介质层；第一开孔，所述第一开孔贯穿所述第一衬底和部分所述第一介质层，所述第一开孔位于所述第一金属层和所述第二金属层上方；第二开孔，所述第二开孔贯穿所述第一晶圆和部分所述第二介质层并位于所述第二金属层上方，所述第二开孔与所述第一开孔连通；隔离层，所述隔离层至少覆盖所述第一开孔的侧面，所述隔离层包含氮化硅层；第三开孔，所述第三开孔位于所述第一开孔和所述第二开孔之间并与所述第一开孔和所述第二开孔连通，所述第三开孔的横截面宽度大于所述第二开孔的横截面宽度且小于所述第一开孔的横截面宽度，所述第三开孔暴露出所述第一金属层；互连层，所述互连层通过所述第一开孔、所述第三开孔和所述第二开孔与所述第一金属层和第二金属层电连接；以及，引出层，所述引出层与所述互连层电连接。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底正面上的第一介质层和嵌设于所述第一介质层中的第一金属层，所述第二晶圆包括第二衬底、位于所述第二衬底正面上的第二介质层和嵌设于所述第二介质层中的第二金属层，所述第一介质层面向所述第二介质层；第一开孔，所述第一开孔贯穿所述第一衬底和部分所述第一介质层，所述第一开孔位于所述第一金属层和所述第二金属层上方；第二开孔，所述第二开孔贯穿所述第一晶圆和部分所述第二介质层并位于所述第二金属层上方，所述第二开孔与所述第一开孔连通；隔离层，所述隔离层至少覆盖所述第一开孔的侧面，所述隔离层包含氮化硅层；第三开孔，所述第三开孔位于所述第一开孔和所述第二开孔之间并与所述第一开孔和所述第二开孔连通，所述第三开孔的横截面宽度大于所述第二开孔的横截面宽度且小于所述第一开孔的横截面宽度，所述第三开孔暴露出所述第一金属层；互连层，所述互连层通过所述第一开孔、所述第三开孔和所述第二开孔与所述第一金属层和第二金属层电连接；以及，引出层，所述引出层与所述互连层电连接。2.如权利要求1所述的一种半导体器件，其特征在于，所述隔离层还包括第一氧化硅层，所述第一氧化硅层至少覆盖所述第一开孔的侧面，所述氮化硅层覆盖所述第一氧化硅层。3.如权利要求2所述的一种半导体器件，其特征在于，所述隔离层还包括第二氧化硅层，所述第二氧化硅层覆盖所述氮化硅层。4.如权利要求1所述的一种半导体器件，其特征在于，所述第一金属层和所述第二金属层的材质为铜或铜合金。5.如权利要求1至4中任一项所述的一种半导体器件，其特征在于，所述隔离层还覆盖所述第二开孔的侧面。6.如权利要求1至4中任一项所述的一种半导体器件，其特征在于，所述隔离层还覆盖所述第一衬底的背面。7.如权利要求1至4中任一项所述的半导体器件的制作方法，其特征在于，包括：提供键合后的第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底正面上的第一介质层和嵌设于所述第一介质层中的第一金属层，所述第二晶圆包括第二衬底、位于所述第二衬底上的第二介质层和嵌设于所述第二介质层中的第二金属层，所述第一介质层面向所...

【专利技术属性】
技术研发人员：胡杏，周玉，刘天建，胡胜，赵长林，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北,42