半导体装置结构的制造方法制造方法及图纸

半导体装置结构的制造方法，包括在第一导电结构以及第二导电结构上形成介电层。此方法亦包括沉积共形层于介电层中的第一通孔及第二通孔中。此方法还包括去除第二通孔中的共形层。此介电层仍被第一通孔中的共形层覆盖。此外，此方法包括蚀刻第一通孔中的共形层与介电层直到第一通孔及第二通孔中分别露出第一导电结构与第二导电结构。此方法亦包括形成第三导电结构于第一通孔中且形成第四导电结构于第二通孔中。

Manufacturing Method of Semiconductor Device Structure

A method for manufacturing a semiconductor device structure includes forming a dielectric layer on a first conductive structure and a second conductive structure. The method also includes depositing conformal layers in the first through hole and the second through hole in the dielectric layer. The method also includes removing the conformal layer in the second through hole. The dielectric layer is still covered by a conformal layer in the first through hole. In addition, the method includes etching the conformal layer and dielectric layer in the first through hole until the first through hole and the second through hole reveal the first conductive structure and the second conductive structure respectively. The method also includes forming a third conductive structure in the first through hole and forming a fourth conductive structure in the second through hole.

【技术实现步骤摘要】
半导体装置结构的制造方法
本专利技术实施例关于半导体集成电路，特别关于内连线结构的形成方法。
技术介绍
半导体集成电路(integratedcircuit，IC)工业已经历快速成长。集成电路材料及设计的技术的进步造就集成电路世代的产生，每一世代的电路比前一世代更小且更复杂。在集成电路的发展过程中，当几何尺寸(亦即，制程所能制作的最小元件(或线))缩小时，功能密度(亦即，单位芯片面积的内连装置数目)普遍增加。这种微缩化制程普遍提供了增加生产效率并降低相关成本的好处。然而，上述发展增加了集成电路在加工与制造上的复杂度。由于结构尺寸持续的缩小，制程难度亦随之提高。因此，在半导体装置尺寸越来越小的情况下维持半导体装置的可靠度是现今所面临的挑战。
技术实现思路
本专利技术的一些实施例提供半导体装置结构的形成方法。此方法包含形成介电层于第一导电结构及第二导电结构上。介电层包含第一通孔与第二通孔。此方法亦包括沉积共形层于第一通孔(viahole)及第二通孔中以覆盖介电层。此方法还包括去除第二通孔中的共形层(comformallayer)。在去除第二通孔中的共形层之后，第一通孔中的介电层仍被共形层覆盖。此外，此方法包括蚀刻第一通孔中的共形层与介电层直到第一通孔与第二通孔中分别露出第一导电结构与第二导电结构。此方法亦包括形成第三导电结构于第一通孔中且形成第四导电结构于第二通孔中。本专利技术的一些实施例提供半导体装置结构的形成方法。此方法包括形成第一导电结构及第二导电结构于第一介电层中。第一导电结构的一第一宽度较第二导电结构的一第二宽度小。此方法亦包括形成第二介电层于第一介电层的顶表面上。此方法还包括蚀刻第二介电层以形成第一通孔及第二通孔。此外，此方法包括沉积牺牲介电层于第一通孔中。牺牲介电层露出第二通孔。此方法亦包括蚀刻第一通孔中的牺牲介电层及第二介电层直到第一导电结构及第二导电结构分别于第一通孔及第二通孔中露出。此方法还包括形成第三导电结构于第一通孔中且形成第四导电结构于第二通孔中。第三导电结构的第三宽度较第四导电结构的第四宽度小。本专利技术的一些实施例提供半导体装置结构的形成方法。此方法包含形成第一导电结构于第一介电层中。此方法亦包括形成第二介电层于第一介电层上。此方法还包括蚀刻第二介电层以形成第一通孔。此外，此方法包括沉积牺牲介电层于第二介电层上，使第一通孔变窄。此方法亦包括蚀刻牺牲介电层及第二介电层直到第一通孔延伸至露出第一介电层中的第一导电结构。此方法还包括使用导电材料填充第一导电通孔以形成第二导电结构于第二介电层中。附图说明以下将配合所附附图详述本专利技术实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本专利技术实施例的特征。图1A-1N是根据一些实施例绘示出形成半导体装置结构的制程的各阶段剖面图。具体实施方式以下的揭示内容提供许多不同的实施例或范例，以展示本专利技术的不同特征。以下将揭示本说明书各部件及其排列方式的特定范例，用以简化本专利技术叙述。当然，这些特定范例并非用于限定本专利技术。例如，若是本说明书以下的
技术实现思路
叙述了将形成第一结构于第二结构之上或上方，即表示其包含了所形成的第一及第二结构是直接接触的实施例，亦包括了尚可将附加的结构形成于上述第一及第二结构之间，则第一及第二结构为未直接接触的实施例。此外，本专利技术说明中的各式范例可能使用重复的参照符号及/或用字。这些重复符号或用字的目的在于简化与清晰，并非用以限定各式实施例及/或所述外观结构之间的关系。再者，为了方便描述图示中一元件或特征部件与另一(些)元件或特征部件的关系，可使用空间相关用语，例如「在…之下」、「下方」、「下部」、「上方」、「上部」及诸如此类用语。除了图示所绘示的方位外，空间相关用语亦涵盖使用或操作中的装置的不同方位。当装置被转向不同方位时(例如，旋转90度或者其他方位)，则其中所使用的空间相关形容词亦将依转向后的方位来解释。本专利技术的一些实施例描述如下。在这些实施例所描述的阶段之前、期间及/或之后可进行额外的操作。在不同的实施例中，可替换或删除一些所描述的阶段。可于半导体装置结构内加入另外的结构。在不同的实施例中，可替换或省略于下所述的某些结构。虽然讨论的一些实施例以特定顺序进行操作，这些操作可以另一合乎逻辑的顺序进行。图1A至1N是根据一些实施例绘示出半导体装置结构制造过程的各个阶段的剖面示意图。如图1A所示，提供半导体基底100。在一些实施例中，半导体基底100为基体(bulk)半导体基底，例如半导体晶片。举例来说，半导体基底100为硅晶片(siliconwafer)。半导体基底100可包含硅或其他元素半导体材料，例如锗。在一些实施例中，半导体基底100包含化合物半导体。化合物半导体可能包含硅锗、砷化镓、碳化硅、砷化铟、磷化铟、其他适合的化合物半导体或上述的组合。在一些实施例中，半导体基底100包括绝缘层上半导体(semiconductor-on-insulator,SOI)基底。绝缘层上半导体基底的制作方法可为晶片接合(waferbonding)制程、硅膜转移(siliconfilmtransfer)制程、注入氧隔离(separationbyimplantationofoxygen,SIMOX)制程、其他适用方法或上述的组合。在一些实施例中，形成各式装置部件于半导体基底100中及/或之上。此些装置部件并未绘示以求简化及清晰。一些关于些各式装置部件的范例包括晶体管、二极管、其他合适部件或上述的组合。举例来说，晶体管可为金属氧化物半导体场效晶体管(metaloxidesemiconductorfieldeffecttransistor,MOSFET)、互补式金属氧化物半导体(complementarymetaloxidesemiconductor,CMOS)晶体管、双极结型晶体管(bipolarjunctiontransistors,BJT)、高压晶体管、高频晶体管、p-通道及/或n-通道场效晶体管(PFETs/NFETs)等等。进行各式制程，例如前段半导体制程(front-end-ofline,FEOL)，以形成各式装置部件。前段半导体制程可包括沉积、蚀刻、离子注入、光微影、退火、平坦化、一或多个其他适用的制程或上述的组合。在一些实施例中，多个隔离结构(未绘示)形成于半导体基底100内。此些隔离结构用以定义主动区，并电性隔离形成于主动区内的半导体基底100的中及/或之上的各式装置结构。在一些实施例中，此些隔离结构包含浅沟槽隔离(shallowtrenchisolation,STI)结构、硅局部氧化(localoxidationofsilicon,LOCOS)结构，其他合适的隔离结构部件或上述的组合。在一些实施例中，形成内连线结构(详述于后)于半导体基板100上的区域100A及100B中。上述区域100A及100B可作为主动区，但本专利技术的实施例并不限定于此。内连线结构包含多个介电层，此些介电层包含层间介电(interlayerdielectric,ILD)层及一或更多金属间介电(inter-metaldielectric,IMD)层。内连线结构亦包括形成多个导电结构于本文档来自技高网...

【技术保护点】
1.一种半导体装置结构的制造方法，包括：在一第一导电结构以及一第二导电结构上形成一介电层，其中该介电层包含一第一通孔与一第二通孔；沉积一共形层于该第一通孔与该第二通孔中以覆盖该介电层；去除该第二通孔中的该共形层，其中在去除该第二通孔中的该共形层之后，该介电层仍被该第一通孔中的该共形层覆盖；蚀刻该第一通孔中的该共形层与该介电层，直到该第一通孔及该第二通孔中分别露出该第一导电结构及该第二导电结构；以及形成一第三导电结构于该第一通孔中且形成一第四导电结构于该第二通孔中。

【技术特征摘要】
2017.06.27 US 15/633,9921.一种半导体装置结构的制造方法，包括：在一第一导电结构以及一第二导电结构上形成一介电层，其中该介电层包含一第一通孔与一第二通孔；沉积一共形层于该第一通孔与该第二通孔中以覆盖该介电层；去除该第二通孔中的该共形层，其中在去除该第二通孔中的该共形层之后，该介电层仍被该第一通孔中的该共形层覆盖；蚀刻该第一通孔中的该共形层与该介电层，直到该第一通孔及该第二通孔中分别露出该第一导电结构及该第二导电结构；以及形成一第三导电结构于该第一通孔中且形成一第四导电结构于该第二通孔中。2.如权利要求1所述的半导体装置结构制造方法，更包含:在去除该第二通孔中的该共形层前，形成一掩模层覆盖于该第一通孔中的该共形层上，其中该掩模层露出该第二通孔中的该共形层；以及蚀刻该第一通孔中的该共形层及该介电层前，去除该掩模层。3.如权利要求1的半导体装置结构制造方法所述，其中在去除该第二通孔中的该共形层期间，该介电层被部分去除，使该第二通孔变得比该第一通孔更深。4.如权利要求1的半导体装置结构制造方法所述，其中在蚀刻该第一通孔中的该共形层与该介电层期间，该共形层的蚀刻速率大体上等于或低于该介电层的蚀刻速率。5.权利要求1所述的半导体装置结构制造方法，更包含:在蚀刻该第一通孔中的该共形层与该介电层期间，在该介电层中形成一第一沟槽与一第二沟槽，其中该第一沟槽与该第二沟槽具有不同的尺寸。6.一种半导体装置结构的制造方法，包括：形成一第一导电结构与...

【专利技术属性】
技术研发人员：吴中文，邱建文，陈建全，张简旭珂，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71