具有直埋P型区的延伸漏极NMOS晶体管制造技术

本文中描述一种由绝缘体上半导体(SOI)晶片形成的N型延伸漏极晶体管。所述晶体管具有直埋P型区，所述直埋P型区通过在所述晶体管的漂移区正下方的位置处将P型掺杂剂选择性注入于所述晶片的半导体层中来形成。所述晶体管还包括位于P阱区中的源极以及漏极。所述直埋P型区与所述P阱区电气接触。所述N型漂移区、所述源极以及所述漏极同样位于由介电隔离包围的所述半导体层的一部分中。位于所述半导体层的所述部分下方的直埋介电层将所述半导体层的所述部分与位于所述直埋介电层下方的半导体衬底电隔离。

Extended drain NMOS transistors with directly buried P-type region

This paper describes an N-type extended drain transistor formed by insulator superconductor (SOI) wafers. The transistor has a directly buried P-type region formed by selectively injecting a P-type dopant into the semiconductor layer of the wafer at a position just below the drift region of the transistor. The transistor also includes a source and a drain located in the P-well region. The directly buried P-shaped area is electrically contacted with the P-well area. The N-type drift region, the source pole and the drain pole are also located in a part of the semiconductor layer surrounded by dielectric isolation. The directly buried dielectric layer located below the part of the semiconductor layer electrically isolates the part of the semiconductor layer from the semiconductor substrate located below the directly buried dielectric layer.

【技术实现步骤摘要】
具有直埋P型区的延伸漏极NMOS晶体管
本专利技术大体涉及晶体管且更具体地说涉及一种具有直埋P型区的N型延伸漏极晶体管。
技术介绍
一种延伸漏极晶体管(例如横向扩散的MOSFET(LDMOS))大体上包括通过漂移区来与沟道区电间隔开的漏极区。当在导电状态下时，电荷载流子从源极流动通过沟道区、通过漂移区到达漏极区。延伸漏极晶体管通常用于高频和/或高压应用中，例如用于大功率RF放大器、电源开关以及电力供应器。在一些实施例中，N型延伸漏极晶体管可实施于形成于直埋介电层上方的P型epi主体区中。
技术实现思路
根据本专利技术的第一方面，提供一种制造晶体管的方法，包括：在晶片的半导体层中形成晶体管的源极区和漏极区，所述半导体层位于所述晶片的直埋介电层上方，所述直埋介电层位于所述晶片的半导体衬底上方，其中所述半导体层的第一厚度为2微米或更小，其中所述源极区和所述漏极区各自具有N型净掺杂分布，其中所述源极区形成于所述半导体层的P型阱区中；在所述半导体层中形成具有N型净掺杂分布的所述晶体管的N型漂移区，其中在所述晶体管的导电状态期间，在所述漏极区与所述源极区之间形成通过所述N型漂移区的电流路径；形成介电隔离结构，所述N型漂移区包括位于所述介电隔离结构正下方的一部分；在所述半导体层上方形成所述晶体管的栅极结构；将P型掺杂剂离子选择性地注入到所述晶片中从而在所述半导体层中形成直埋P型区，所述直埋P型区具有P型净掺杂分布，其中所述直埋P型区位于所述晶体管的所述N型漂移区的至少一部分的正下方，所述直埋P型区与所述P型阱区电气接触；其中所述漏极区、所述源极区以及所述N型漂移区位于所述晶片的第一区域中，其中所述第一区域的所述半导体层由介电隔离横向地包围；其中所述直埋介电层将所述第一区域的所述半导体层与所述半导体衬底电隔离。在一个或多个实施例中，所述直埋P型区与所述直埋介电层的上表面接触。在一个或多个实施例中，所述选择性注入包括注入剂量介于1×1012到1×1013cm-2范围内的P型掺杂剂离子。在一个或多个实施例中，所述直埋介电层延伸到所述晶片的第二区域，所述第二区域包括P型晶体管，其中所述选择性注入不包括将P型掺杂剂离子注入到所述第二区域中。在一个或多个实施例中，所述直埋介电层延伸到所述晶片的第二区域，所述第二区域包括N型晶体管，其中所述选择性注入不包括将P型掺杂剂离子注入所述第二区域中。在一个或多个实施例中，所述介电隔离包括包围所述晶片的所述区域的内侧，其中所述直埋P型区与所述内侧横向分隔达至少第一距离。在一个或多个实施例中，所述第一距离为1微米或更大。在一个或多个实施例中，所述半导体层包括N型阱，所述漏极区位于所述N型阱中，所述N型漂移区的第一部分位于所述N型阱的第一侧且所述N型漂移区的第二部分位于所述N型阱的相对侧，所述直埋P型区位于所述第一部分、所述N型阱以及所述第二部分的正下方。在一个或多个实施例中，所述直埋P型区不与所述第一部分、所述N型阱以及所述第二部分电气接触。在一个或多个实施例中，所述半导体层包括第二P型阱，第二源极区位于所述第二P型阱，其中，在所述晶体管的导电状态期间，在所述漏极区与所述第二源极区之间形成电流路径，其中，所述直埋P型区与所述第二P型阱电气接触。在一个或多个实施例中，所述直埋P型区具有介于0.1到0.5um范围内的厚度。在一个或多个实施例中，所述直埋介电层具有第二厚度，所述第一厚度是所述第二厚度的5倍大或小。在一个或多个实施例中，所述方法进一步包括：将所述晶片分成多个，其中多个集成电路管芯中的一个管芯包括所述晶体管。在一个或多个实施例中，所述直埋P型区位于所述漏极区的至少一部分的正下方。根据本专利技术的第二方面，提供一种用于操作实施于管芯中的延伸漏极晶体管的方法，所述管芯具有半导体层、半导体衬底以及位于所述半导体层与所述半导体衬底之间的直埋介电层，所述半导体层具有2微米或更小的第一厚度，所述半导体层包括位于所述管芯的第一区域中的一部分且由介电隔离横向地包围，位于所述第一区域中的所述半导体层的所述部分包括源极区、漏极区、N型漂移区以及直埋P型区，其中所述直埋介电层将位于所述第一区域中的所述半导体层的所述部分与所述半导体衬底电隔离，所述方法包括：将第一电压施加到所述半导体衬底；将第二电压施加到所述源极区同时施加所述第一电压，其中所述第一电压大于所述第二电压；其中所述直埋P型区位于在所述N型漂移区正下方以及所述直埋介电层的正上方，所述源极区位于所述半导体层的所述部分中的P型阱，所述直埋P型区与所述P型阱区电气接触。在一个或多个实施例中，所述第一电压介于大于所述第二电压10到200伏特范围内。在一个或多个实施例中，当所述第一电压为处于介于大于所述第二电压的10到200伏特范围内的电压时，所述N型漂移区完全地耗尽。在一个或多个实施例中，所述延伸漏极晶体管实施于电力供应电路中，所述方法进一步包括在耦合到所述漏极区的所述电力供应电路的输出处提供负电压。在一个或多个实施例中，所述电力供应电路包括与所述延伸漏极晶体管串联的第二延伸漏极晶体管，其中所述第二延伸漏极晶体管实施于所述管芯的第二区域中，所述介电隔离横向地位于所述第一区域与所述第二区域之间。在一个或多个实施例中，所述直埋介电层具有第二厚度，所述第一厚度在大于或小于所述第二厚度5倍的范围内。本专利技术的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。附图说明通过参考附图，可以更好地理解本专利技术，并且使得本领域的技术人员清楚本专利技术的多个目的、特征和优点。图1到图4是在制造根据本专利技术的一个实施例的晶体管的各个阶段期间晶片的部分剖面侧视图。图5是在制造根据本专利技术的一个实施例的晶体管期间晶片的部分俯视图。图6是实施根据本专利技术的一个实施例的晶体管的电路的电路图。除非另外指出，否则在不同附图中使用相同附图标号指示相同的物件。图式不一定按比例绘制。具体实施方式下文阐述用于执行本专利技术的模式的详细描述。描述旨在说明本专利技术且不应被视为限制性的。本文中描述一种由绝缘体上半导体(SOI)晶片形成的N型延伸漏极晶体管。晶体管具有直埋P型区，所述直埋P型区通过在晶体管的漂移区的正下方位置处将P型掺杂剂注入于晶片的半导体层中而形成。晶体管还包括位于P阱区的源极以及漏极。直埋P型区与P阱区电气接触。N型漂移区、源极以及漏极同样位于由介电隔离横向地包围的半导体层的一部分中。半导体层具有2微米或更小的厚度。在一个实施例中，直埋P型区具有在充足浓度下的净导电性P型掺杂剂来确保当衬底在比晶体管的源极更高电压处偏压时在反向漏极偏压下充分的漂移区耗乏。直埋P型区具有充足掺杂以提供额外机制用于从抵抗更高衬底偏压电压的底部耗乏N型漂移区。在一些实施例中，提供足够掺杂的直埋P型区允许在当衬底电压高于源电压时在其中晶体管主体厚度(半导体层的厚度)相对较薄(例如，相较于直埋介电层的厚度)的这类条件下完全地耗尽漂移区。在一个实施例中，半导体层具有第一厚度且位于具有第二厚度的SOI晶片的直埋介电层上方。第一厚度在大于或小于第二厚度5倍范围内。图1是在制造根据本专利技术的一个实施例的N型延伸漏极晶体管的阶段期间晶片101的部分截面侧视图。晶片101包括具有专有晶体取向(例如<100&a本文档来自技高网...

【技术保护点】
1.一种制造晶体管的方法，其特征在于，包括：在晶片的半导体层中形成晶体管的源极区和漏极区，所述半导体层位于所述晶片的直埋介电层上方，所述直埋介电层位于所述晶片的半导体衬底上方，其中所述半导体层的第一厚度为2微米或更小，其中所述源极区和所述漏极区各自具有N型净掺杂分布，其中所述源极区形成于所述半导体层的P型阱区中；在所述半导体层中形成具有N型净掺杂分布的所述晶体管的N型漂移区，其中在所述晶体管的导电状态期间，在所述漏极区与所述源极区之间形成通过所述N型漂移区的电流路径；形成介电隔离结构，所述N型漂移区包括位于所述介电隔离结构正下方的一部分；在所述半导体层上方形成所述晶体管的栅极结构；将P型掺杂剂离子选择性地注入到所述晶片中从而在所述半导体层中形成直埋P型区，所述直埋P型区具有P型净掺杂分布，其中所述直埋P型区位于所述晶体管的所述N型漂移区的至少一部分的正下方，所述直埋P型区与所述P型阱区电气接触；其中所述漏极区、所述源极区以及所述N型漂移区位于所述晶片的第一区域中，其中所述第一区域的所述半导体层由介电隔离横向地包围；其中所述直埋介电层将所述第一区域的所述半导体层与所述半导体衬底电隔离。

【技术特征摘要】
2017.06.19 US 15/626,2781.一种制造晶体管的方法，其特征在于，包括：在晶片的半导体层中形成晶体管的源极区和漏极区，所述半导体层位于所述晶片的直埋介电层上方，所述直埋介电层位于所述晶片的半导体衬底上方，其中所述半导体层的第一厚度为2微米或更小，其中所述源极区和所述漏极区各自具有N型净掺杂分布，其中所述源极区形成于所述半导体层的P型阱区中；在所述半导体层中形成具有N型净掺杂分布的所述晶体管的N型漂移区，其中在所述晶体管的导电状态期间，在所述漏极区与所述源极区之间形成通过所述N型漂移区的电流路径；形成介电隔离结构，所述N型漂移区包括位于所述介电隔离结构正下方的一部分；在所述半导体层上方形成所述晶体管的栅极结构；将P型掺杂剂离子选择性地注入到所述晶片中从而在所述半导体层中形成直埋P型区，所述直埋P型区具有P型净掺杂分布，其中所述直埋P型区位于所述晶体管的所述N型漂移区的至少一部分的正下方，所述直埋P型区与所述P型阱区电气接触；其中所述漏极区、所述源极区以及所述N型漂移区位于所述晶片的第一区域中，其中所述第一区域的所述半导体层由介电隔离横向地包围；其中所述直埋介电层将所述第一区域的所述半导体层与所述半导体衬底电隔离。2.根据权利要求1所述的方法，其特征在于，所述直埋P型区与所述直埋介电层的上表面接触。3.根据权利要求1所述的方法，其特征在于，所述选择性注入包括注入剂量介于1×1012到1×1013cm-2范围内的P型掺杂剂离子。4.根据权利要求1所述的方法，其特征在于，所述直埋介电层延伸到所述晶片的第二区域，所述第二区域包括P型晶体管，其中所述选择性注入不包括将P型掺杂剂离子注入到所述第二区域中。5.根据权利要求1所述的方法，其特征在于，所述直埋介电层延伸到所述晶片的第二区域，...

【专利技术属性】
技术研发人员：迪米塔尔·米尔科夫·多切夫，阿诺德·贝内迪克特斯·范德瓦尔，马尔腾·雅各布斯·斯万内堡，
申请(专利权)人：恩智浦有限公司，
类型：发明
国别省市：荷兰,NL