半导体结构及其形成方法技术

本发明专利技术提供一种半导体结构及其形成方法，其中，形成方法包括：提供衬底，所述衬底上具有第一鳍部；在隔离层上形成横跨所述第一鳍部的伪栅结构；在所述伪栅结构侧壁形成第一掩膜侧墙；在所述第一鳍部内形成第一源区和第一漏区；形成暴露出所述伪栅结构的顶部表面的介质结构；在所述介质结构内形成第一开口；去除所述第一开口底部的伪栅极氧化层，在所述隔离层和第一掩膜侧墙之间形成间隙；在所述间隙内填充保护层；所述保护层能有效隔离后续形成的栅极结构，从而提高半导体结构的生产良率和器件可靠性。

Semiconductor Structure and Its Formation Method

The invention provides a semiconductor structure and a forming method thereof, which comprises: providing a substrate with a first fin on the substrate; forming a pseudo-grid structure across the first fin on the isolation layer; forming a first mask side wall on the side wall of the pseudo-grid structure; forming a first source area and a first drain area within the first fin to expose the pseudo-grid structure; A top surface dielectric structure; a first opening is formed in the dielectric structure; a pseudo-gate oxide layer at the bottom of the first opening is removed to form a gap between the isolation layer and the side wall of the first mask; a protective layer is filled in the gap; the protective layer can effectively isolate the subsequent formed gate structure, thereby improving the productivity and device reliability of the semiconductor structure. \u3002

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件，目前正被广泛应用，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(FinFET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。为了进一步缩小器件尺寸、提高器件密度，在鳍式场效应晶体管的基础上，引入了高K金属栅晶体管，即以高K介质材料作为栅介质层，以金属材料作为栅极。所述高K金属栅晶体管采用后栅(gatelast)工艺形成，其中一种后栅工艺是在去除伪栅极氧化层和伪栅极层后，以此形成栅极沟槽，再于栅极沟槽的内壁表面形成高K介质材料的栅介质层。然而，随着半导体器件的密度提高，尺寸缩小，鳍式场效应晶体管的制造工艺难度提高，而所形成的鳍式场效应晶体管的性能变差，可靠性下降。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，能够提高半导体结构的可靠性，改善半导体结构性能。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有第一鳍部、以及覆盖所述第一鳍部的部分侧壁的隔离层；形成横跨所述第一鳍部的伪栅结构，所述伪栅结构覆盖所述第一鳍部的部分侧壁和顶部表面，且所述伪栅结构位于部分隔离层上，所述伪栅结构包括伪栅氧化层以及位于伪栅氧化层上的伪栅极层；在所述伪栅极层和所述伪栅极氧化层的侧壁形成第一掩膜侧墙；分别在所述伪栅结构和所述第一掩膜侧墙两侧的第一鳍部内形成第一源区和第一漏区；在所述隔离层、第一源区和第一漏区上形成介质结构，所述介质结构暴露出所述伪栅结构的顶部表面；去除所述伪栅极层，在所述介质结构内形成暴露出所述伪栅极氧化层的第一开口；去除所述第一开口底部的伪栅极氧化层，并在所述隔离层和第一掩膜侧墙之间形成间隙；在所述间隙内填充保护层；在填充所述保护层之后，在所述第一开口内填充栅极结构。可选的，所述保护层的形成步骤包括：在所述介质结构上、所述第一开口的侧壁和底部形成保护膜，且所述保护膜填充所述间隙；去除所述第一开口底部的保护膜。可选的，去除所述第一开口侧壁的保护膜。可选的，所述保护膜的形成工艺包括化学气相沉积工艺和原子层沉积工艺的一种或两种组合。可选的，所述保护层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。可选的，所述间隙的形成工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。可选的，所述衬底上还具有与第一鳍部相邻的第二鳍部，所述隔离层还覆盖所述第二鳍部的部分侧壁，所述伪栅结构还横跨所述第二鳍部，且覆盖所述第二鳍部的部分侧壁和顶部表面；在形成第一源区和第一漏区之后，在所述第一掩膜侧墙的侧壁形成第二掩膜侧墙；在形成第二掩膜侧墙之后，分别在所述第二鳍部内还形成第二源区和第二漏区，所述第二源区和第二漏区位于所述伪栅结构、第一掩膜侧墙和第二掩膜侧墙的两侧。可选的，所述第一鳍部用于形成PMOS或者NMOS，所述第二鳍部用于形成PMOS或者NMOS。可选的，所述第一鳍部用于形成PMOS，所述第二鳍部用于形成NMOS。可选的，所述第一开口的形成工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。可选的，所述第一掩膜侧墙的形成步骤包括：在所述隔离层上形成第一掩膜材料膜，所述第一掩膜材料膜覆盖所述第一鳍部的侧壁和顶部表面、所述伪栅结构的侧壁和顶部表面；在所述第一掩膜材料膜上形成图形化的光刻胶层，所述光刻胶层暴露出所述伪栅结构和所述第一掩膜侧墙的两侧，以所述光刻胶层为掩膜，采用第一刻蚀工艺刻蚀所述第一掩膜材料膜，在所述伪栅结构的侧壁形成第一掩膜侧墙；去除所述光刻胶层。可选的，所述第一刻蚀工艺还刻蚀所述第一鳍部，在所述第一鳍部内形成第一凹槽，所述第一凹槽位于所述伪栅结构和所述第一掩膜侧墙的两侧。可选的，第一掩膜侧墙的材料包括氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。可选的，所述第一源区和第一漏区的形成工艺为离子注入工艺和原位掺杂工艺中的一种或两种组合。可选的，所述介质结构包括第一介质层和位于所述第一介质层上的第二介质层；所述第二介质层的硬度高于所述第一介质层的硬度。可选的，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。本专利技术还提供一种半导体结构，包括：提供衬底，所述衬底上具有第一鳍部；覆盖所述第一鳍部部分侧壁的隔离层；横跨所述第一鳍部且覆盖所述第一鳍部的部分侧壁和顶部表面的栅极结构，且所述栅极结构位于部分隔离层上；位于所述栅极结构侧壁的第一掩膜侧墙；位于所述隔离层和所述第一掩膜侧墙之间的保护层；位于所述第一鳍部内的第一源区和第一漏区，且所述第一源区和第一漏区分别位于所述栅极结构和所述第一掩膜侧墙的两侧；位于所述隔离层、第一源区和第一漏区上的介质结构，且所述介质结构暴露出所述栅极结构的顶部表面。可选的，所述衬底上还具有与第一鳍部相邻的第二鳍部；所述隔离层还覆盖所述第二鳍部的部分侧壁；所述栅极结构还横跨所述第二鳍部，且覆盖所述第二鳍部的部分侧壁和顶部表面；位于所述第一掩膜侧墙的侧壁的第二掩膜侧墙，所述第二掩膜侧墙还覆盖所述第一源区和第一漏区的表面；位于所述第二鳍部内的第二源区和第二漏区，且所述第二源区和第二漏区分别位于所述栅极结构、第一掩膜侧墙和第二掩膜侧墙的两侧。可选的，所述第一鳍部用于形成PMOS或者NMOS，所述第二鳍部用于形成PMOS或者NMOS。可选的，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术技术方案提供的半导体结构的形成方法中，去除所述伪栅极层，在所述介质结构内形成暴露出所述伪栅极氧化层的第一开口，去除所述第一开口底部的伪栅极氧化层，所述隔离层和第一掩膜侧墙之间形成间隙，在所述间隙内填充保护层。所述保护层能有效避免后续形成的栅极结构与位于第一掩膜侧墙两侧的第一源区或第一漏区相接触而产生漏电，从而提高半导体器件的生产良率和器件可靠性。进一步，在形成第二源区和第二漏区之前，在第二鳍部上的所述伪栅结构侧壁形成第二掩膜侧墙，所述第二掩膜侧墙增大第二源区、第二漏区与伪栅结构之间的距离，降低后续形成的栅极与位于第二掩膜侧墙两侧的第二源区和第二漏区之间相接触而产生漏电的风险，从而提高半导体器件的可靠性。附图说明图1至图4是一种半导体结构的形成方法各步骤的结构示意图；图5至图29是本专利技术实施例的半导体结构的形成过程的结构示意图。具体实施方式如
技术介绍
所述，随着半导体器件的密度提高，尺寸缩小，所形成的鳍式场效应晶体管的性能变差，可靠性下降。在去除伪栅极氧化层的刻蚀过程中，第一开口底部的隔离层受到同步刻蚀，增大了栅极与源区或漏区短路的风险。随着鳍式场效应晶体管的尺寸愈小，所述短路的风险更大，对器件可靠性的影响更明显。以下将结合附图进行说明。图1至图4本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底上具有第一鳍部、以及覆盖所述第一鳍部的部分侧壁的隔离层；形成横跨所述第一鳍部的伪栅结构，所述伪栅结构覆盖所述第一鳍部的部分侧壁和顶部表面，且所述伪栅结构位于部分隔离层上，所述伪栅结构包括伪栅氧化层以及位于伪栅氧化层上的伪栅极层；在所述伪栅极层和所述伪栅极氧化层的侧壁形成第一掩膜侧墙；分别在所述伪栅结构和所述第一掩膜侧墙两侧的第一鳍部内形成第一源区和第一漏区；在所述隔离层、第一源区和第一漏区上形成介质结构，所述介质结构暴露出所述伪栅结构的顶部表面；去除所述伪栅极层，在所述介质结构内形成暴露出所述伪栅极氧化层的第一开口；去除所述第一开口底部的伪栅极氧化层，并在所述隔离层和第一掩膜侧墙之间形成间隙；在所述间隙内填充保护层；在填充所述保护层之后，在所述第一开口内填充栅极结构。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底上具有第一鳍部、以及覆盖所述第一鳍部的部分侧壁的隔离层；形成横跨所述第一鳍部的伪栅结构，所述伪栅结构覆盖所述第一鳍部的部分侧壁和顶部表面，且所述伪栅结构位于部分隔离层上，所述伪栅结构包括伪栅氧化层以及位于伪栅氧化层上的伪栅极层；在所述伪栅极层和所述伪栅极氧化层的侧壁形成第一掩膜侧墙；分别在所述伪栅结构和所述第一掩膜侧墙两侧的第一鳍部内形成第一源区和第一漏区；在所述隔离层、第一源区和第一漏区上形成介质结构，所述介质结构暴露出所述伪栅结构的顶部表面；去除所述伪栅极层，在所述介质结构内形成暴露出所述伪栅极氧化层的第一开口；去除所述第一开口底部的伪栅极氧化层，并在所述隔离层和第一掩膜侧墙之间形成间隙；在所述间隙内填充保护层；在填充所述保护层之后，在所述第一开口内填充栅极结构。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的形成步骤包括：在所述介质结构上、所述第一开口的侧壁和底部形成保护膜，且所述保护膜填充所述间隙；去除所述第一开口底部的保护膜。3.如权利要求2所述的半导体结构的形成方法，其特征在于，去除所述第一开口侧壁的保护膜。4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述保护膜的形成工艺包括化学气相沉积工艺和原子层沉积工艺的一种或两种组合。5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述间隙的形成工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底上还具有与第一鳍部相邻的第二鳍部，所述隔离层还覆盖所述第二鳍部的部分侧壁，所述伪栅结构还横跨所述第二鳍部，且覆盖所述第二鳍部的部分侧壁和顶部表面；在形成第一源区和第一漏区之后，在所述第一掩膜侧墙的侧壁形成第二掩膜侧墙；在形成第二掩膜侧墙之后，分别在所述第二鳍部内还形成第二源区和第二漏区，所述第二源区和第二漏区位于所述伪栅结构、第一掩膜侧墙和第二掩膜侧墙的两侧。8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一鳍部用于形成PMOS或者NMOS，所述第二鳍部用于形成PMOS或者NMOS。9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一鳍部用于形成PMOS，所述第二鳍部用于形成NMOS。10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口的形成工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。11.如权利要求1所述的半导体结构的形成...

【专利技术属性】
技术研发人员：杨晓蕾，李勇，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：北京,11