灵敏放大器制造技术

本发明专利技术公开了一种灵敏放大器，由十二个NMOS晶体管、六个PMOS晶体管和一个反相器组成，CLK为时钟信号，CLKD为CLK经过一级缓冲器缓冲后得到的时钟信号，采用差分输入，差分输出，能够使输出数据稳定；第一NMOS晶体管～第六NMOS晶体管，第一PMOS晶体管～第四PMOS晶体管组成预充电前端放大器，节点L1、L2作为预充电前端放大器的输出端，该预充电前端放大器在时钟信号CLK上升沿处采样差分输入信号；第七NMOS晶体管～第十二NMOS晶体管、第五PMOS晶体管～第六PMOS晶体管组成RS触发器，该RS触发器由时钟信号CLK控制。本发明专利技术反应灵敏，速度快，能稳定输出正确信号。

sense amplifier

The invention discloses a sensitive amplifier, which is composed of twelve NMOS transistors, six PMOS transistors and one inverter. CLK is a clock signal, CLKD is a clock signal obtained by CLK buffering through a primary buffer. The output data can be stabilized by using differential input and differential output; the first NMOS transistor to the sixth NMOS transistor, the first PMOS transistor to the fourth PMOS crystal. The pre-charged front-end amplifier consists of a pre-charged front-end amplifier with nodes L1 and L2 as the output terminals of the pre-charged front-end amplifier. The pre-charged front-end amplifier sampled differential input signals at the rising edge of the clock signal CLK. The RS trigger consists of the seventh NMOS transistor to the twelfth NMOS transistor and the fifth PMOS transistor to the sixth PMOS transistor, which is controlled by the clock signal CLK. The invention has the advantages of sensitive reaction, fast speed and stable output of correct signals.

【技术实现步骤摘要】
灵敏放大器
本专利技术涉及半导体集成电路领域，特别是涉及一种灵敏放大器(SA)。
技术介绍
灵敏放大器作为重要电路，广泛应用于SRAM(静态随机存取存储器)中位线BL和位线BLB之间小电压信号处理。图1所示的是一种传统灵敏放大器，它由十个PMOS晶体管、六个NMOS晶体管和三个反相器组成，其存在的缺点是所采用的MOS晶体管数量多，速度不够快，版图面积大。如何设计一个能快速反应，并且能稳定输出正确信号的灵敏放大器，对提升SRAM性能起到重要作用。
技术实现思路
本专利技术要解决的技术问题是提供一种灵敏放大器，反应灵敏，速度快，能稳定输出正确信号。为解决上述技术问题，本专利技术的灵敏放大器，由十二个NMOS晶体管、六个PMOS晶体管和一个缓冲器组成，CLK为时钟信号，CLKD为CLK经过一级所述缓冲器缓冲后得到的时钟信号；第一PMOS晶体管～第六PMOS晶体管的源极与电源电压端VDD相连接；第五PMOS晶体管的漏极、第六PMOS晶体管的栅极与第九NMOS晶体管的漏极、第十NMOS晶体管的漏极和第十一NMOS晶体管的栅极相连接，其连接的节点作为差分输出端OUT_端；第六PMOS晶体管的漏极、第五PMOS晶体管的栅极与第十一NMOS晶体管的漏极、第十二NMOS晶体管的漏极和第十NMOS晶体管的栅极相连接，其连接的节点作为差分输出端OUT；第九NMOS晶体管的栅极和第十二NMOS晶体管的栅极输入时钟信号CLKD；第九NMOS晶体管的源极与第七NMOS晶体管的漏极相连接，第十二NMOS晶体管的源极与第八NMOS晶体管的漏极相连接，第七NMOS晶体管的源极、第八NMOS晶体管的源极、第十NMOS晶体管的源极和第十一NMOS晶体管的源极接地；第一PMOS晶体管的漏极、第二PMOS晶体管的漏极、第三PMOS晶体管的栅极和第五NMOS晶体管的漏极、第六NMOS晶体管的栅极、第七NMOS晶体管的栅极相连接，其连接的节点记为L2；第三PMOS晶体管的漏极、第四PMOS晶体管的漏极、第二PMOS晶体管的栅极和第六NMOS晶体管的漏极、第五NMOS晶体管的栅极、第八NMOS晶体管的栅极相连接，其连接的节点记为L1；第一PMOS晶体管的栅极和第四PMOS晶体管的栅极输入时钟信号CLK；第五NMOS晶体管的源极与第四NMOS晶体管的源极、第二NMOS晶体管的漏极相连接，第六NMOS晶体管的源极与第三NMOS晶体管的漏极、第四NMOS晶体管的漏极相连接；第二NMOS晶体管的源极、第三NMOS晶体管的源极和第一NMOS晶体管的漏极相连接，第一NMOS晶体管的源极接地；第四NMOS晶体管的栅极与电源电压端VDD相连接，第一NMOS晶体管的栅极输入时钟信号CLK，第二NMOS晶体管NM2的栅极作为差分输入端IN，第三NMOS晶体管NM3的栅极作为差分输入端IN_端。采用本专利技术的灵敏放大器，反应灵敏，速度快；采用差分输出，能够使输出数据稳定；所采用的MOS管数量少，能减少版图面积。附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明：图1是现有的灵敏放大器原理图；图2是改进后的灵敏放大器一实施例原理图。具体实施方式结合图2所示，改进后的灵敏放大器在下面的实施例中，由十二个NMOS晶体管、六个PMOS晶体管和一个缓冲器组成。CLK为时钟信号，CLKD为CLK经过一级所述缓冲器缓冲后得到的时钟信号。PMOS晶体管PM1～PM6的源极与电源电压端VDD相连接，PMOS晶体管PM5的漏极、PM6的栅极与NMOS晶体管NM9的漏极、NM10的漏极和NM11的栅极相连接，其连接的节点作为差分输出端OUT_端。PMOS晶体管PM6的漏极、PM5的栅极与NMOS晶体管NM11的漏极、NM12的漏极和NM10的栅极相连接，其连接的节点作为差分输出端OUT。NMOS晶体管NM9的栅极和NM12的栅极输入CLKD。NMOS晶体管NM9的源极与NM7的漏极相连接，NMOS晶体管NM12的源极与NM8的漏极相连接。NMOS晶体管NM7的源极、NM8的源极、NM10的源极和NM11的源极接地。PMOS晶体管PM1的漏极、PM2的漏极、PM3的栅极和NMOS晶体管NM5的漏极、NM6的栅极、NM7的栅极相连接，其连接的节点记为L2。PMOS晶体管PM3的漏极、PM4的漏极、PM2的栅极和NMOS晶体管NM6的漏极、NM5的栅极、NM8的栅极相连接，其连接的节点记为L1。PMOS晶体管PM1的栅极和PM4的栅极输入CLK。NMOS晶体管NM5的源极与NM4的源极、NM2的漏极相连接，NMOS晶体管NM6的源极与NM3的漏极、NM4的漏极相连接。NMOS晶体管NM2的源极、NM3的源极和NM1的漏极相连接。NMOS晶体管NM1的源极接地。NMOS晶体管NM4的栅极与电源电压端VDD相连接，NMOS晶体管NM1的栅极输入CLK，NMOS晶体管NM2的栅极作为差分输入端IN，NMOS晶体管NM3的栅极作为差分输入端IN_端。本专利技术的灵敏放大器由于采用差分输出结构，因此能够使输出数据稳定。图2中，时钟信号CLK输入一缓冲器HC1，经该缓冲器HC1对时钟信号CLK缓冲后输出时钟信号CLKD，CLKD是一个经过小延时的时钟信号，CLKD信号端连接在NMOS晶体管NM9和NM12的栅极上，用于避免当时钟信号CLK刚刚变为高电平时，节点L1和L2同时保持预充电的高电平时，会出现电平竞争，产生功耗。图2所示的灵敏放大器，采用了一个由NMOS晶体管NM1～NM6，PMOS晶体管PM1～PM4组成的预充电前端放大器，其在时钟上升沿处采样差分输入信号。预充电前端放大器的输出，即节点L1、L2送到一个由CLK信号控制的快速RS触发器，该RS触发器由NMOS晶体管NM7～NM12、PMOS晶体管PM5～PM6组成。所述RS触发器在CLK为低电平时保持上一次数据并保证差分输出每个时钟周期才能进行一次切换，在CLK为高电平时，由节点L1、L2产生电压差输送给所述RS触发器，该RS触发器快速切换到正确状态。预充电前端放大器的核心由耦合的方向器构成，该交叉耦合的方向器由PMOS晶体管PM2～PM3、NMOS晶体管NM5～NM6组成。在时钟信号CLK低电平阶段由PMOS晶体管PM1和PM4预充电，使得节点L1、L2预充电至高电平。NMOS晶体管NM1类似一个求值开关，在时钟上升沿，求值开关即NMOS晶体管NM1导通，差分输入IN、IN_对NMOS晶体管NM2、NM3有效，差分输入信号IN、IN_之间的差在节点L1和L2上被放大。交叉耦合的方向器根据输入值翻转到一个稳定状态。NMOS晶体管NM4为短路管，用来提供一个对地的DC(直流)漏电路径。以上通过具体实施方式对本专利技术进行了详细的说明，但这些并非构成对本专利技术的限制。在不脱离本专利技术原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本专利技术的保护范围。本文档来自技高网...

【技术保护点】
1.一种灵敏放大器，其特征在于：由十二个NMOS晶体管、六个PMOS晶体管和一个缓冲器组成，CLK为时钟信号，CLKD为CLK经过一级所述缓冲器缓冲后得到的时钟信号；第一PMOS晶体管～第六PMOS晶体管的源极与电源电压端VDD相连接；第五PMOS晶体管的漏极、第六PMOS晶体管的栅极与第九NMOS晶体管的漏极、第十NMOS晶体管的漏极和第十一NMOS晶体管的栅极相连接，其连接的节点作为差分输出端OUT_端；第六PMOS晶体管的漏极、第五PMOS晶体管的栅极与第十一NMOS晶体管的漏极、第十二NMOS晶体管的漏极和第十NMOS晶体管的栅极相连接，其连接的节点作为差分输出端OUT；第九NMOS晶体管的栅极和第十二NMOS晶体管的栅极输入时钟信号CLKD；第九NMOS晶体管的源极与第七NMOS晶体管的漏极相连接，第十二NMOS晶体管的源极与第八NMOS晶体管的漏极相连接，第七NMOS晶体管的源极、第八NMOS晶体管的源极、第十NMOS晶体管的源极和第十一NMOS晶体管的源极接地；第一PMOS晶体管的漏极、第二PMOS晶体管的漏极、第三PMOS晶体管的栅极和第五NMOS晶体管的漏极、第六NMOS晶体管的栅极、第七NMOS晶体管的栅极相连接，其连接的节点记为L2；第三PMOS晶体管的漏极、第四PMOS晶体管的漏极、第二PMOS晶体管的栅极和第六NMOS晶体管的漏极、第五NMOS晶体管的栅极、第八NMOS晶体管的栅极相连接，其连接的节点记为L1；第一PMOS晶体管的栅极和第四PMOS晶体管的栅极输入时钟信号CLK；第五NMOS晶体管的源极与第四NMOS晶体管的源极、第二NMOS晶体管的漏极相连接，第六NMOS晶体管的源极与第三NMOS晶体管的漏极、第四NMOS晶体管的漏极相连接；第二NMOS晶体管的源极、第三NMOS晶体管的源极和第一NMOS晶体管的漏极相连接，第一NMOS晶体管的源极接地；第四NMOS晶体管的栅极与电源电压端VDD相连接，第一NMOS晶体管的栅极输入时钟信号CLK，第二NMOS晶体管NM2的栅极作为差分输入端IN，第三NMOS晶体管NM3的栅极作为差分输入端IN_端。...

【技术特征摘要】
1.一种灵敏放大器，其特征在于：由十二个NMOS晶体管、六个PMOS晶体管和一个缓冲器组成，CLK为时钟信号，CLKD为CLK经过一级所述缓冲器缓冲后得到的时钟信号；第一PMOS晶体管～第六PMOS晶体管的源极与电源电压端VDD相连接；第五PMOS晶体管的漏极、第六PMOS晶体管的栅极与第九NMOS晶体管的漏极、第十NMOS晶体管的漏极和第十一NMOS晶体管的栅极相连接，其连接的节点作为差分输出端OUT_端；第六PMOS晶体管的漏极、第五PMOS晶体管的栅极与第十一NMOS晶体管的漏极、第十二NMOS晶体管的漏极和第十NMOS晶体管的栅极相连接，其连接的节点作为差分输出端OUT；第九NMOS晶体管的栅极和第十二NMOS晶体管的栅极输入时钟信号CLKD；第九NMOS晶体管的源极与第七NMOS晶体管的漏极相连接，第十二NMOS晶体管的源极与第八NMOS晶体管的漏极相连接，第七NMOS晶体管的源极、第八NMOS晶体管的源极、第十NMOS晶体管的源极和第十一NMOS晶体管的源极接地；第一PMOS晶体管的漏极、第二PMOS晶体管的漏极、第三PMOS晶体管的栅极和第五NMOS晶体管的漏极、第六NMOS晶体管的栅极、第七NMOS晶体管的栅极相连接，其连接的节点记为L2；第三PMOS晶体管的漏极、第四PMOS晶体管的漏极、第二PMOS晶体管的栅极和第六NMOS晶体管的漏极、第五NMOS晶体管的栅极、第八NMOS晶体管的栅极相连接，其连接的节点记为L1；第一PMOS晶体管的栅极和第四PMOS晶体管的栅极输入时钟信号CLK；第五NMOS晶体管的源极与第四NMOS晶体管的源极、第二NMOS晶体管的漏极相连接，第六NMOS晶体管的源极与第三NMOS晶体管的漏极、第四NMOS晶体管的漏极相连接；第二NMOS晶体管的源极、第三NMOS晶体管的源极和第一NMOS晶体管的漏极相连接，第一NMOS晶体管的源极接地；第四NMOS晶体管的栅极与电源电压端VDD相连接，第一NMOS晶体管的栅极输入时钟信号CLK，第二NMOS晶体管NM2的栅极作...

【专利技术属性】
技术研发人员：曹亚历，邵博闻，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31